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Quantifying Degradation of Railway Ballast Using Numerical Simulations of Micro-deval Test and In-situ Conditions
No full textAbstractThroughout the life of the track, ballast grains wear as a result of both the trains passing over the track and the maintenance operations (tamping). The morphology of the grains is changed: they lose angularity and fine particles are produced, causing a gradual loss of track performance. Eventually ballast renewal becomes necessary. In order to predict the evolution of this degradation, a multi-scale study is proposed. A comparison between discrete element method (DEM) simulations of Micro-Deval attrition test and of the passage of trains over a sleeper is performed in order to both detect the different loading and wearing mechanisms involved and quantify the amount of friction work produced, which is directly related to friction wear. The same numerical approach is also used with the simulations of the track to detect families of contacts in order to determine characteristic loading paths at the micro-scale. Loads and displacements of both systems are then compared in order to discuss the relevance of the Micro-Deval test
Design of reconfigurable radiofrequency power amplifiers for wireless applications
No full textThe continuously growing throughput in wireless applications severely impacts the architecture and design of modern transceivers. One of the most challenging aspects is the design of the power amplifier (PA). Indeed, this block dominantly determines the overall transceiver power efficiency and therefore battery life-time. On the other hand, PA linearity is a key feature that limits the maximum allowed data rate. The goal of this thesis is to investigate and design novel smart architectures circumventing the stringent linearity/efficiency trade-off for third generation cellular and data transmission standards. A demonstrator has been developed on silicon (0.25µm BiCMOS ST Microelectronics technology), and has allowed validating the efficiency/linearity improvement principle.Abstrac
Conception de synthèses de fréquences à 24 GHz à base de diviseurs à mémoires D en technologies silicium avancées
No full textFrequency synthesis is almost used in all RF transceivers, where this function is usually achieved by using phase-locked-loop circuits. Most often, the phase-locked-loop includes digital frequency dividers in the feedback that present high power dissipation and low maximum frequency at gigahertz frequencies. This thesis presents a versatile new D latch-based divider that improves these issues and its application to frequency synthesis. The first part presents several frequency synthesis techniques and theirs main characteristics. Then is described various classical frequency dividers and the proposed new D latch-based SRO divider. A detailed study of the SRO divider is presented with two approaches, the digital one and the analogue one. This study demonstrates the benefit of the SRO divider in terms of power dissipation and speed compared with the widely used D flip-flop based dividers. The last part presents several implementations of the SRO divider in CMOS and BiCMOS processes of ST Microelectronics. Particularly, the SRO divider was implemented in two 24 GHz fractional synthesizers, where it demonstrates its interest for reduction of power dissipation while using small silicon area.La synthèse de fréquences est une fonction largement utilisée dans les émetteur-récepteurs radios. En général, la fonction synthèse de fréquence est réalisée à l’aide d’une boucle à verrouillage de phase utilisant des diviseurs de fréquence numériques. Cette thèse présente un nouveau type de diviseur de fréquence faisant appel à des mémoires D et son application à la synthèse de fréquences. Ce nouveau diviseur permet de repousser les limites des diviseurs numériques classiques à bascules D, en matière de fréquence maximale de fonctionnement et de consommation, tout en conservant leur souplesse d’utilisation. La première partie de cette thèse présente les techniques usuelles de réalisation des synthèses de fréquence et des diviseurs de fréquences, ainsi que le nouveau diviseur SRO à base de mémoires D, sujet de ces travaux. Une étude détaillée de ce diviseur est réalisée avec un premier modèle utilisant une approche numérique, puis un second plus réaliste faisant appel à une modélisation de type analogique. Cette étude démontre que ce nouveau diviseur SRO est capable de fonctionner à une fréquence plus élevée ou avec une consommation moindre, tout en réalisant les mêmes facteurs de division, que les diviseurs classiques à bascules D. La dernière partie de cette thèse présente plusieurs implémentations en technologies CMOS et BiCMOS de ST Microelectronics du diviseur SRO. En particulier son implémentation dans deux synthétiseurs de fréquences fractionnaires à 24 GHz montre son intérêt de part la réduction significative de consommation obtenue, tout en conservant une structure simple utilisant une surface de silicium réduit
Study of a Radio Frequency Front End (RFFE) based on Walsh sequences for the 5G standard and beyond.
No full textLes services de télécommunications mobiles ont besoin d’une augmentation continue et exponentielle de leurs capacités. Pour répondre à cette demande, les émetteurs-récepteurs doivent être hautement numériques et flexibles. Une solution prometteuse pour atteindre cet objectif est d'utiliser les séquences de Walsh pour générer des signaux arbitraires. On se base sur le principe d'un émetteur "radio logicielle" comprenant un DAC haut débit à haute résolution. Ainsi, l'architecture étudiée consiste en un DAC très large bande (0 à 6 GHz) très efficace pour une amplification RF directe avec pour cible les applications 5G dites de phase 1 et une mise en forme du signal à base de Transformée de Hilbert pour une montée en fréquences millimétriques (au delà de 20GHz) sans recourir à des techniques de filtrage complexes avec pour cible les applications 5G dites de phase 2 ou 6G. L'objectif de ces travaux est de proposer une nouvelle topologie d'émetteur qui répond à des problématiques telles que: la conversion massive de données (très haut débit), l'agrégation de porteuses et la linéarisation dynamique d’un frontal RF. Le candidat devra faire la démonstration de l'architecture proposée en utilisant la technologie 28nm FDSOI de ST Microelectronics. Le travail comportera des simulations haut niveau (MatLab), un dimensionnement de l'architecture, des simulations schematiques, des dessins de masques, une fabrication du circuit, une conception d'un environnement de mesures adéquat et des mesures exhaustives.Mobile telecommunications services require a continuous and exponential increase of their capacities. To meet this demand, transceivers must be highly digital and flexible. A promising solution to achieve this goal is to use Walsh sequences to generate arbitrary waveforms. This is based on the principle of a "software defined radio" transmitter comprising a high-speed, high-resolution DAC. Thus, the studied architecture consists of a very wide band DAC (0 to 6 GHz) very efficient for a direct RF amplification with 5G phase 1 applications as target and a Hilbert Transform based signal shaping for a millimetric frequency upconversion (beyond 20GHz) without resorting to complex filtering techniques with 5G phase 2 or 6G applications as target. The objective of this work is to propose a new transmitter topology that responds to issues such as: massive data conversion (very high throughput), carrier aggregation and dynamic linearization of an RF front end. The candidate will demonstrate the proposed architecture using ST Microelectronics 28nm FDSOI technology. The work will include high level simulations (MatLab), architecture sizing, schematic simulations, mask designs, circuit fabrication, design of a suitable measurement environment and comprehensive measurements
Mise en œuvre de l’effet de substrat dans la conception des amplificateurs faible bruit sous contrainte de faible puissance
No full textLa mise à l’échelle des technologies CMOS s’accompagne d’une réduction des tensions d’alimentation qui dégrade fortement la fonctionnalité des circuits RF. L’effet de substrat, conventionnellement considéré comme un effet parasite du transistor MOS, est ici exploité pour proposer des topologies de circuits capables de supporter un fonctionnement sous faible tension d’alimentation. Cette thématique est l’objet principale de ma thèse que j’ai débuté en Septembre 2007, supportée par une bourse MENRT. La pré-polarisation a permis de réduire de 1.2 V à 0.5 V la tension d’alimentation d’une structure cascode en technologie CMOS 0.13 µm. Une méthodologie de conception sous contrainte de faible consommation en puissance a été ensuite validée par les mesures. Il a été également démontré que la linéarité de circuits RF peut être optimisée par l’application d’une tension appropriée sur le substrat du transistor principal MOS. Le démonstrateur, un LNA, utilise un DAC pour l’ajustement de cette tension. Il accède ainsi au concept des circuits à contrôle numérique ou « digitally enhanced ».Abstrac
Conception orientée délai : étude, développement et réalisation d’une boucle à verrouillage de phase large bande stabilisée par une boucle à verrouillage de délai
No full textL’explosion du marché des télécommunications a donné lieu, lors de ces dernières années, à la multiplication des standards de radiocommunication. De nos jours, l’ensemble de ces moyens de communication utilisés pour le transfert de voix et de données doit être intégré dans les terminaux mobiles. Cependant, cette tendance s’oppose aux contraintes de faible coût qui tendent à diminuer la taille de l’électronique embarquée dans un terminal mobile, mais aussi aux contraintes de diminution de la consommation pour une plus grande autonomie des objets sans fils. C’est donc autour de ces verrous technologiques et techniques que se concentre une part importante des efforts de « R&D » aujourd’hui. Ainsi, l’objectif des travaux présentés repose sur la recherche et le développement d'une architecture contribuant à l’amélioration des performances du bloc central de la chaîne d’émission/réception : l'oscillateur local.L’architecture innovante de synthétiseur de fréquence multistandard réalisée est fondée sur le principe de « conception orientée délai » (DOD - Delay Oriented Design). Une nouvelle technique de stabilisation, issue de la superposition d’une boucle à verrouillage de délai et de phase, est proposée afin d’élargir la bande passante.De l’étude système à la mesure en passant par l’étude comportementale et la réalisation du circuit, les différentes étapes de conception de ce système fractionnaire sont présentées. Les simulations et les mesures ont démontré la capacité du synthétiseur à couvrir une bande comprise entre 1,6 et 3,5GHz avec un signal de référence à 500MHz, mais aussi à stabiliser une architecture très large bande.The explosion of the wireless communication market is largely responsible of the expansion for RF communication standards for voice and data. Nowadays, each one of them must be integrated in one mobile terminal.However, this trend is opposed to the constraints of low cost, which tend to reduce the size of the electronics in a mobile terminal, but also the constraints of reduced consumption for greater autonomy for wireless systems. It is then around these technological and technical barriers that focus an important part of efforts to « R & D » today. Thus, the objective of the work presented is based on research and development of an architecture that contributes to improve the performances of the central block of transceivers: the local oscillator.The innovative architecture of multistandard synthesizer realized is based on the principle of Delay Oriented Design (DOD). A new technique of stabilization, based on the superposition of a delay and a phase locked loop, is proposed to expand the bandwidth. From study system to measurements through the behavioral comportment and implementation of the circuit, the various stages when designing an RF system are presented. Simulations and measurements have demonstrated the ability of the synthesizer to cover a frequency band between 1.6 and 3.5 GHz with a reference signal at 500MHz, but also to stabilize a broadband architecture
Contribution to the Built-In Self-Test for RF VCOs
No full textCe travail concerne l'étude et la réalisation de stratégies d'auto-test intégrées pour VCO radiofréquence (RF). La complexité des circuits intégrés RF devient un obstacle pour la mesure des principaux blocs RF des chaines de transmission/réception. Certains nœuds ne sont pas accessibles, l'excursion en tension des signaux baisse et les signaux haute fréquence ne peuvent pas être amenés à l'extérieur de la puce sans une forte dégradation. Le s techniques habituelles de test deviennent très couteuses et lentes. Le test pour le wafer-sort est étudié en premier. La solution proposée est la mise en œuvre d'une stratégie d'auto-test intégrée (BIST) qui puisse discriminer entre circuits sans fautes et circuits avec fautes pendant le wafer-test. La méthodologie utilisée est le test structurel. La couverture des fautes est étudiée pour connaitre la quantité à capter au niveau intégré afin de maximiser la probabilité de trouver tous les défauts physiques dans le VCO. Le résultat de cette analyse montre que la couverture des fautes est maximisée quand la tension crête-crête en sortie du VCO est captée. La caractérisation complète (validation de la puce et process-monitoring) du VCO est étudiée dans la deuxième étape. Les informations à extraire de la puce sont: amplitude des signaux, consommation du VCO, fréquence d'oscillation, gain de conversion (Kvco) et une information à propos du bruit de phase. Un démonstrateur pour le test au niveau wafer est réalisé en technologie ST CMOS 65nm. Le démonstrateur est composé d'un VCO 3.5GHz (le circuit sous test), un LDO, une référence de tension indépendante de température et variations d'alimentation, un capteur de tension crête-crête et un comparateur. Le capteur Vpp donne en sortie une information DC qui est comparée avec une plage de valeurs acceptables. Le BIST donne en sortie une information numérique pass/fail.This work deals with the study and the realization of Built-In Self-Tests (BIST) for RF VCOs (Voltage Controlled Oscillators) The increasing complexity of RF integrated circuits is creating an obstacle for the correct measurement of the main RF blocks of any transceiver. Some nodes are not accessible, the voltage excursion of the signals is getting lower and lower and high frequency signals cannot be driven off the die without a main degradation. The common test techniques become then very expensive and time consuming. The wafer sort is firstly approached. The proposed solution is the implementation of a BIST strategy able to discriminate between faulty and good circuits during the wafer test. The chosen methodology is the structural test (fault-oriented). A fault coverage campaign is carried out in order to find the quantity to monitor on-chip that maximizes the probability to find all possible physical defects in the VCO. The result of the analysis reveals that the fault coverage is maximized if the peak-to-peak output voltage is monitored. The complete on-chip characterization of the VCO is then addressed, for chip validation and process monitoring. The information that need to be extracted on-chip concern: amplitude of the signal, consumption of the VCO, frequency of oscillation, its conversion gain (voltage-to-frequency) and eventually some information on the phase noise. A silicon demonstrator for wafer sort purposes is implemented using the ST CMOS 65nm process. It includes a 3.5GHz VCO, an LDO, a temperature and supply-voltage independent voltage reference, a peak-to-peak voltage detector and a comparator. The Vpp detector outputs a DC-voltage that is compared to a predefined acceptance boundary. A logic pass/fail signal is output by the BIST. The attention is then turned to the study of the proposed architecture for an on-chip frequency-meter able to measure the RF frequency with high accuracy. Behavioral simulations using VHDL-AMS lead to the conclusion that a TDC (Time-to-Digital Converter) is the best solution for our goal. The road is then opened to the measure of long-time jitter making use of the same TDC
Conception de synthèses de fréquences à 24 GHz à base de diviseurs à mémoires D en technologies silicium avancées
No full textLa synthèse de fréquences est une fonction largement utilisée dans les émetteur-récepteurs radios. En général, la fonction synthèse de fréquence est réalisée à l’aide d’une boucle à verrouillage de phase utilisant des diviseurs de fréquence numériques. Cette thèse présente un nouveau type de diviseur de fréquence faisant appel à des mémoires D et son application à la synthèse de fréquences. Ce nouveau diviseur permet de repousser les limites des diviseurs numériques classiques à bascules D, en matière de fréquence maximale de fonctionnement et de consommation, tout en conservant leur souplesse d’utilisation. La première partie de cette thèse présente les techniques usuelles de réalisation des synthèses de fréquence et des diviseurs de fréquences, ainsi que le nouveau diviseur SRO à base de mémoires D, sujet de ces travaux. Une étude détaillée de ce diviseur est réalisée avec un premier modèle utilisant une approche numérique, puis un second plus réaliste faisant appel à une modélisation de type analogique. Cette étude démontre que ce nouveau diviseur SRO est capable de fonctionner à une fréquence plus élevée ou avec une consommation moindre, tout en réalisant les mêmes facteurs de division, que les diviseurs classiques à bascules D. La dernière partie de cette thèse présente plusieurs implémentations en technologies CMOS et BiCMOS de ST Microelectronics du diviseur SRO. En particulier son implémentation dans deux synthétiseurs de fréquences fractionnaires à 24 GHz montre son intérêt de part la réduction significative de consommation obtenue, tout en conservant une structure simple utilisant une surface de silicium réduiteFrequency synthesis is almost used in all RF transceivers, where this function is usually achieved by using phase-locked-loop circuits. Most often, the phase-locked-loop includes digital frequency dividers in the feedback that present high power dissipation and low maximum frequency at gigahertz frequencies. This thesis presents a versatile new D latch-based divider that improves these issues and its application to frequency synthesis. The first part presents several frequency synthesis techniques and theirs main characteristics. Then is described various classical frequency dividers and the proposed new D latch-based SRO divider. A detailed study of the SRO divider is presented with two approaches, the digital one and the analogue one. This study demonstrates the benefit of the SRO divider in terms of power dissipation and speed compared with the widely used D flip-flop based dividers. The last part presents several implementations of the SRO divider in CMOS and BiCMOS processes of ST Microelectronics. Particularly, the SRO divider was implemented in two 24 GHz fractional synthesizers, where it demonstrates its interest for reduction of power dissipation while using small silicon area
Contribution à l'étude de synthétiseurs de fréquence fractionnaires pour applications à haut débit
No full textCette thèse traite de synthétiseurs de fréquence, et plus précisément de diviseurs de fréquence fractionnaires qui sont des blocs critiques en radiocommunications. Une nouvelle méthode pour la division de fréquence fractionnaire y est présentée : Elle est basée sur la répartition aléatoire de l'erreur de phase. Deux implémentations de cette méthode sont proposées. Le spectre du bruit de phase en sortie de diviseur est débarrassé de toute raie parasite. L'énergie habituellement contenue dans ces raies étant uniformément répartie sur l'ensemble du spectre, ce dernier adopte un profil plat. La solution proposée peut être implémentée dans des synthétiseurs de fréquence tels que les Boucles à Verrouillage de Phase (PLL). Puisque aucune mise en forme du bruit n'est appliquée par le diviseur, la bande passante de la PLL peut être optimisée. Dans ces conditions, la possibilité d'une modulation directe haut débit de la PLL résultante est étudiée. Pour finir, des solutions d'optimisation du système résultant sont étudiées.This dissertation deals with frequency synthesis and more specifically with the fractional frequency divider, one of the most critical blocks in radio frequency systems. A new fractional division method is presented along with two possible embodiments. It is based on a random dithering of the phase error. The divider output spectrum is cleaned from any fractional spurious tone. The spurious tones energy is uniformly spread on the whole spectrum, without noise shaping. The proposed solution can be implemented in frequency synthesizers like Phase Locked Loops (PLL). As no noise shaping is applied, the PLL bandwidth can be optimized. In this context, the possibility of high data-rate direct modulation is studied. Finally, solutions for the optimization of the resulting system are inspected
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