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Plasmon-based spectral filtering with metallic nanostructures for CMOS image sensors
No full textLes capteurs d'image connaissent un regain d'intérêt grâce à la croissance remarquable du secteur de la communication sans fil, et leurs fonctionnalités tendent à se diversifier. Plus particulièrement, une application récente connue sous le nom de capteur de luminosité ambiante (ALS de l'acronyme anglais) est apparue dans le but de proposer un ajustement intelligent du rétro-éclairage dans les appareils mobiles pourvus d'écrans. Les avancées technologiques ont permis la fabrication de smartphones toujours plus fins, ce qui impose une contrainte importante sur la hauteur des capteurs de lumière. Cette réduction d'épaisseur peut être réalisée grâce à l'utilisation de filtres spectraux innovants, plus fins et entièrement sur puce. Dans cette thèse, nous présentons l'étude et la démonstration de filtres plasmoniques adaptés à une intégration dans des produits ALS commerciaux. Les structures de filtrage les plus performantes sont identifiées avec une importance particulière accordée à la stabilité des filtres par rapport à l'angle d'incidence de la lumière et à son état de polarisation. Des schémas d'intégration compatibles CMOS et respectant les contraintes d'une fabrication à l'échelle du wafer sont proposés. Les résonances de plasmon sont étudiées afin d'atteindre des propriétés optiques optimales et une méthodologie spécifique à partir d'un véritable cahier des charges client a été utilisée pour obtenir des performances ALS optimisées. La robustesse des filtres plasmoniques aux dispersions de procédé est analysée à travers l'identification et la modélisation des imprécisions et des défauts typiques d'une fabrication sur wafer 300 mm. A la lumière de ces travaux, une démonstration expérimentale de filtres ALS plasmoniques est réalisée avec le développement d'une intégration à l'échelle du wafer et avec la caractérisation et l'évaluation des performances des structures fabriquées afin de valider la solution plasmonique.Image sensors have experienced a renewed interest with the prominent market growth of wireless communication, together with a diversification of functionalities. In particular, a recent application known as Ambient Light Sensing (ALS) has emerged for a smarter screen backlight management of display-based handheld devices. Technological progress has led to the fabrication of thinner handsets, which imposes a severe constraint on light sensors' heights. This thickness reduction can be achieved with the use of an innovative, thinnest and entirely on-chip spectral filter. In this work, we present the investigation and the demonstration of plasmonic filters aimed for commercial ALS products. The most-efficient filtering structures are identified with strong emphasis on the stability with respect to the light angle of incidence and polarization state. Integration schemes are proposed according to CMOS compatibility and wafer-scale fabrication concerns. Plasmon resonances are studied to reach optimal optical properties and a dedicated methodology was used to propose optimized ALS performance based on actual customers' specifications. The robustness of plasmonic filters to process dispersions is addressed through the identification and the simulation of typical 300 mm fabrication inaccuracies and defects. In the light of these studies, an experimental demonstration of ALS plasmonic filters is performed with the development of a wafer-level integration and with the characterization and performance evaluation of the fabricated structures to validate the plasmonic solution
Electrical and morphological characterizations of the hybrid bonding level down to submicron pitches
No full textL’intégration 3D, qui consiste à empiler les puces de différentes technologies et fonctionnalités les unes sur les autres, a émergé au cours des dernières années comme une alternative de la loi de Moore pour poursuivre l’élaboration de puces multifonctions et l’amélioration des performances des circuits intégrés. Le collage hybride, une des différentes techniques de l’intégration 3D, peut répondre aux besoins de miniaturisation avec la possibilité de réduire le pas d’interconnexion au-dessous d’un micromètre, ce qui permettra la conception des dispositifs plus performants notamment pour les capteurs d’image. Les effets d’une telle miniaturisation sur les propriétés thermomécaniques et électriques ainsi que sur la robustesse des interconnexions en collage hybride sont, cependant, inconnues.L’objectif de cette thèse est d’étudier, dans une intégration par collage hybride, les défis de la réduction du pas d'interconnexion jusqu'en dessous du micromètre. La méthodologie a consisté d’étudier, avec la réduction du pas, le mécanisme de fermeture de l’interface de collage, la fiabilité des interconnexions au niveau collage hybride ainsi que leurs performances électriques. En utilisant la technique de Microdiffraction de Laue à l’ESRF, une orientation cristalline favorisant la fermeture de l’interface à l’échelle submicronique a été mise en évidence. La résistivité de contact extraite par une nouvelle méthode d’estimation a permis de définir les spécifications de fabrication pour obtenir une reconstruction parfaite de l'interface Cu-Cu avec une résistivité de contact proche de celle de joint des grains de Cu. Malgré la modification du mode de défaillance en électromigration avec une cavité tueuse au niveau des plots de collage pour les pas inférieurs à 3.5 µm, les performances électriques à des conditions normales d'utilisation ne sont pas affectées. A l’aide d’une nouvelle méthodologie de test, nous avons montré que le mode de dégradation en claquage de diélectrique (TDDB) au niveau de collage hybride est atypique par rapport au BEoL standard. Des analyses fines ont permis de lier ce comportement à une couche de Cu2O, présente à l’interface Cu/SiO2, qui agit comme une barrière et qui rend l’intégration Cu/SiO2 immune à la diffusion de cuivre. Cette compréhension fine du mécanisme de collage et de la robustesse de l’interface a permis de démontrer que le collage hybride est possible au moins jusqu’au pas de 0.67 µm et de proposer de nouvelles architectures pour améliorer la performance électrique.The 3D integration technology has emerged in the last decade as a key process to combine multi-functional and technological integrated circuit devices to produce a single chip with small form factor and enhanced electrical performances. The hybrid bonding technology, one of the different 3D stacking options, is adapted for advanced device miniaturization with the possibility of reducing the hybrid bonding pitch below one micrometer. This would allow the design of more efficient devices, especially for image sensors. However, the impact of such aggressive interconnection pitch scaling on the bonding mechanism, the electrical performance and the reliability of the hybrid bonding level remains to be studied.The goal of this PhD thesis is to study, for the Cu/SiO2 hybrid bonding integration, the challenges of reducing the hybrid bonding pitch down to sub-micron. To target this, we studied a possible change in the Cu interface closure mechanism with the reduction of the Cu pad width. Using the Laue-microdiffraction technique at the ESRF, a specific crystalline orientation favorizing the closure of Cu-Cu interface at the sub-micron pitch level was put in evidence. From an electrical point of view, new methods were developed to precisely extract the Cu-Cu interface resistivity allowing the define the fabrication specifications to obtain an interface reconstruction close to Cu grain boundary one. Despite the modification of the electromigration degradation mode with a killer defect at the hybrid bonding level for Cu pads below 3.5 µm in width, the electrical performances at use conditions are not affected. Moreover, using a new test methodology, we have put in evidence for the first time at the hybrid bonding level a modified degradation mode under Time Dependent Dielectric Breakdown (TDDB) as compared to standard BEoL behaviour. Deep analyses on the atomic and ionic diffusion mechanisms allowed to link this modified behaviour to the presence of a thin Cu2O layer at the Cu/SiO2 interface, which behaves as a barrier against Cu diffusion in SiO2. This profound understanding of the bonding mechanism and interface robustness and reliability allowed us to demonstrate that hybrid bonding is possible at least down to 0.67 µm and to propose new architectures allowing enhanced electrical performances with pitch reduction
Synthèse et caractérisation de couches minces de SrTiO3 par MOCVD à injection en vue de ses applications en microélectronique
No full textDans le contexte d'une miniaturisation toujours plus exigeante des composants électroniques, SrTiO3 est un matériau à forte permittivité électrique qui pourrait remplacer l'oxyde de grille dans les structures CMOS pour les générations inférieures à 1 nm. La technique de dépôt par MOCVD à injection liquide est un outil performant qui permet la synthèse de couches minces de SrTiO3 de bonne qualité, moyennant une optimisation des conditions de dépôt. Elle permet notamment l'emploi d'un précurseur bimétallique de faible volatilité. L'importance de la composition de la solution de précurseurs, en particulier le choix des précurseurs et du solvant, a été mise en évidence. SrTiO3 étant thermodynamiquement instable sur Si, les dépôts ont été réalisés sur SiO2. Dans ce cas, une couche amorphe de faible permittivité diélectrique se forme dans les premiers stades de la croissance du film, ce qui réduit sévèrement la constante diélectrique de l'ensemble. Différentes préparations de surface ou des sous-couches n'ont pas permis d'améliorer significativement les résultats électriques. Sur des substrats métalliques inertes vis-à-vis de l'oxygène, les constantes diélectriques des couches minces sont bien plus élevées. Ainsi, l'intégration à court terme de SrTiO3 en microélectronique aura probablement d'abord lieu dans des applications 'Above IC'.GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF
Hybrid bonding for 3D integration : challenges of the pitch shrinkage
No full textAvec l’avènement de l’industrie 4.0 et de l’ère du « tout connecté », les dispositifs électroniques comptent plus en plus de puces. Au moment où la loi de Moore s’essouffle, l’intégration 3D constitue une alternative pour poursuivre l’élaboration de puces multifonctions tout en limitant l’encombrement. Parmi les techniques d’assemblage plaque-à-plaque existantes, le collage hybride offre une excellente robustesse et une densité de l’ordre de 106 interconnexions/cm2, ce qui le rend particulièrement intéressant pour une application aux capteurs d’image. Le passage à un pas d’interconnexion de 1,44 µm permettrait de multiplier cette densité par 50 et de concevoir des architectures plus performantes. Cependant, les effets d’une telle modification sur le mécanisme de collage, les propriétés électriques et la robustesse des interconnexions sont pour l’instant inconnus.L’objectif de cette thèse est de démontrer la validité du collage hybride Cu-SiO2 de pas d’interconnexion 1,44 µm. Pour y parvenir, des mesures électriques et des tests de vieillissement ont été menés sur des véhicules de test de pas d’interconnexion variés. Une caractérisation morphologique poussée des plots de collage de différentes tailles a permis d’identifier des cavités et des nodules de Cu2O à l’interface Cu/Cu, indiquant un mécanisme de collage commun. Une nouvelle méthode d’estimation de la résistivité de contact combinant mesure électrique et simulation par méthode des éléments finis a montré que ces défauts n’augmentent pas la résistance électrique des interconnexions. Des structures de test ont été dessinées spécialement afin de rendre compatibles les analyses chimique et électrique du diélectrique entre les plots de collage, afin d’étudier la diffusion du cuivre. Des variantes de recuit de collage et recuit de passivation ont également été testées en vue d’abaisser le budget thermique du recuit de collage et garantir la compatibilité du collage hybride avec l’ensemble de l’intégration. L’étude de la sensibilité de la résistance des interconnexions au désalignement plaque-à-plaque a permis d’établir un pas d’intégration limite. Cette compréhension fine des effets liés à la densification des interconnexions et aux procédés technologiques sera précieuse pour la création de nouvelles architectures.With the beginning of the 4th industrial revolution and the Internet of Things, the number of integrated circuits in electronic devices increases. Since Moore’s law becomes harder to keep up with, 3D integration is an alternative to produce multi-function chips with small form factor. Hybrid bonding enables a highly robust wafer-to-wafer assembly with a density of 106 interconnects/cm2. For these reasons, this technology is of special interest for image sensors. A pitch reduction down to 1.44 µm would enable a density of interconnects fifty times higher and the design of more performant architectures. However, the effects of such modification on the bonding mechanism, electrical properties and the robustness of interconnects remain unknown.This work aims to validate a Cu-SiO2 hybrid bonding integration with a pitch of 1.44 µm. For this study, electrical measurements and accelerated aging tests are performed on dedicated test vehicles with various pitches. A thorough morphological characterization of bonding pads with different sizes allowed the identification of voids and Cu2O nodules at Cu/Cu interface, which indicates a common bonding mechanism. A new method based on electrical measurements and finite element method simulation was developed in order to estimate contact resistivity. It appears that defects at Cu/Cu interface do not increase the resistance of interconnects. Test structures were specially designed to monitor copper diffusion at bonding interface by making compatible chemical and electrical analysis with hybrid bonding integration. Various conditions of bonding and passivation annealings were tested in order to lower the thermal budget of the bonding annealing and assure the compatibility of hybrid bonding process with the whole stack. The pitch limitation was determined thanks to the study of interconnect resistance sensitivity to wafer-to-wafer misalignment. This deep comprehension of effects related to pitch shrinkage and technological process will be valuable to create new architecture
Recent Advances on Qualification and Reliability of Cu/SiO2 to Cu/SiO2 Hybrid Bonds for 3D ICs
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Recent Advances on Qualification and Reliability of Cu/SiO2 to Cu/SiO2 Hybrid Bonds for 3D ICs
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Search for copper diffusion at hybrid bonding interface through chemical and electrical characterizations
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