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Architecture and design of a room-temperature feedback loop between cryogenic Qubits measurement and control chains
No full textDes milliards de transistors se trouvent dans nos poches, alimentant des smartphones, des ordinateurs et d'autres dispositifs numériques. La loi de Moore a prédit la croissance exponentielle de la densité des transistors, permettant aux matériels informatiques classiques de se développer à un rythme incroyable. Cependant, ces dernières années, cette tendance a ralenti en raison des limites physiques et économiques à la miniaturisation des transistors. Alors que le passage à l'échelle du matériel classique devient plus difficile, l’informatique quantique a émergé comme une solution prometteuse. L'ironie réside dans le fait que les ordinateurs quantiques dépendent encore des machines classiques pour fonctionner. Alors que la communauté scientifique s’efforce de repousser les limites du passage à l'échelle des ordinateurs quantiques, le matériel classique continue de devenir plus gourmand en ressources et complexe. Ce travail, à l'intersection de la physique et de l'ingénierie matérielle, vise à concevoir et à mettre en œuvre une architecture numérique répondant aux exigences d’un ordinateur quantique à grande échelle (LSQ).Après une contextualisation initiale, nous analysons les exigences d'un LSQ, en partant des principes fondamentaux de contrôle et de mesure de l'information quantique et des mécanismes de rétroaction plus complexes. Nous démontrons que les systèmes conçus pour répondre aux besoins futurs des LSQs ont des exigences fortes en termes de passage à l'échelle, de flexibilité et d'opérations à faible latence notamment pour répondre aux besoins de calibration et de correction d'erreur quantique des LSQ. Bien que les cartes de matériel reprogrammable (FPGAs) n'offrent pas un passage à l'échelle et une latence suffisantes pour les aspects critiques des LSQs, elles sont bien adaptées à l'exploration architecturale et aux besoins actuels des dispositifs quantiques. Notre analyse se concentre sur les qubits de spin, qui utilisent le spin de l'électron, une propriété quantique semblable à un moment magnétique, pour encoder l'information quantique, tout en discutant également des connexions avec d'autres plateformes de qubits.Ensuite, nous présentons une architecture de synthèse numérique directe compacte et adaptée au contrôle quantique des qubits de spin, appelée FASQuiC. Cette architecture est capable de générer des combinaisons programmables de rampes, de peignes de fréquences et de génération de signaux arbitraires (AWG) à 5 GS/s, avec une latence de retroaction numérique dans le pire des cas de 76,8 ns. Parmi les avantages de FASQuiC figurent une contrôlabilité améliorée des rampes à la fréquence du convertisseur numérique-analogique (DAC) et une réduction significative des besoins en mémoire par rapport aux architectures existantes basées sur des AWG. Le coût matériel pour un seul canal est compact, n'utilisant que 2% des ressources logiques du FPGA dans la configuration par défaut. Il prend également en charge la modulation et la démodulation multiplexées pour une réflectométrie passant à l'échelle et intègre des processeurs à faible coût en ressource au sein d'une architecture distribuée et hétérogène, prête pour des expériences de rétroaction complexes.Nous validons cette architecture par des simulations matérielles et des mesures, démontrant que FASQuiC atteint une génération de signaux de haute qualité pour le pulsage rapide des qubits de spin et la modulation et démodulation multiplexées I/Q. Nous avons également validé par la simulation des expériences de benchmarks aléatoires intégrés et d'initialisation rapide des qubits.Enfin, FASQuiC a été déployé sur dispositifs réels, validant avec succès ses capacités de mesure multiplexées sur un dispositif à double puits quantique. De plus, le contrôle basé sur le pulsage de porte d'un seul qubit a été exécuté, et une expérience de retroaction pour l'initialisation rapide d'un qubit démontre la capacité de FASQuiC à mener des expériences de rétroaction.Billions of transistors are now found in the pockets of nearly everyone, powering smartphones, laptops, and other devices. Over time, Moore's Law predicted the exponential growth of transistor density, enabling classical computing hardware to scale at an incredible rate. However, in recent years, this trend has slowed due to the physical and economic limitations of further increasing chip density. As classical hardware scaling becomes more challenging, quantum computing has emerged as a promising solution. The irony is that quantum computers still rely on classical machines for operation. While the quantum computing community strives to push the boundaries of quantum computer scalability, classical hardware used to interface with quantum computers continues to become more resource-intensive and complex. This work, at the intersection of physics and hardware engineering, aims to design and implement a digital architecture that meets the requirements for interfacing with a large-scale quantum computer (LSQ).After an initial contextualization, we analyze the requirements for a LSQ, progressing from the fundamentals of controlling and measuring quantum information to more complex feedback mechanisms. We demonstrate that systems designed to meet the future needs of LSQs require scalability, flexibility, and low-latency operations to address challenges such as calibration and Quantum Error Correction (QEC). Although Field Programmable Gate Arrays (FPGAs) may not offer sufficient scalability and latency for the critical aspects of LSQs, they are well-suited for architectural exploration and current quantum device needs. Our analysis focuses on spin qubits, the primary platform of interest in this work, which utilize the electron's spin, a quantum property akin to magnetic momentum to encode quantum information. We also discuss connections to other qubit platforms.We then present a compact Direct Digital Synthesis (DDS) architecture tailored for quantum control in spin qubits, termed the Flexible Architecture for Scalable spin Qubit Control (FASQuiC). This architecture is scalable in both waveform accuracy and the number of synchronized channels. It is capable of generating programmable combinations of ramps, frequency combs, and Arbitrary Waveform Generation (AWG) at 5 GS/s, with a worst-case digital feedback latency of 76.8 ns for signal generation. Notable advantages of this design include enhanced controllability of ramps at the Digital-to-Analog Converter (DAC) frequency and a significant reduction in memory requirements compared to existing AWG-based architectures. The hardware footprint for a single channel is compact, utilizing only 2% of the FPGA's logic resources in the default configuration, thereby conserving circuit resources. This system is highly configurable, leveraging bitstream switching to achieve the flexibility necessary for scalable calibration. It also supports GHz-rate multiplexed I/Q single-sideband modulation and demodulation for scalable reflectometry and incorporates custom processors within a distributed, heterogeneous architecture primed for complex feedback experiments.We then validate and characterize this architecture through both hardware simulations and measurements, demonstrating that FASQuiC achieves high-quality signal generation for rapid pulsing of spin qubits and multiplexed I/Q modulation and demodulation. Our approach is further validated by simulating hardware-embedded randomized benchmarking and fast initialization of qubits.Finally, FASQuiC has been deployed in real-device experiments, successfully validating its multiplexed measurement capabilities on a double quantum dot device. Additionally, gate-pulsing control of a single dot has been executed, and a preliminary feedback experiment for the rapid initialization of a qubit showcases FASQuiC's capacity to effectively conduct feedback experiments
Architecture et conception d'une boucle de rétroaction à température ambiante entre les chaînes de mesure et de contrôle de Qubits semi-conducteurs à température cryogénique
No full textBillions of transistors are now found in the pockets of nearly everyone, powering smartphones, laptops, and other devices. Over time, Moore's Law predicted the exponential growth of transistor density, enabling classical computing hardware to scale at an incredible rate. However, in recent years, this trend has slowed due to the physical and economic limitations of further increasing chip density. As classical hardware scaling becomes more challenging, quantum computing has emerged as a promising solution. The irony is that quantum computers still rely on classical machines for operation. While the quantum computing community strives to push the boundaries of quantum computer scalability, classical hardware used to interface with quantum computers continues to become more resource-intensive and complex. This work, at the intersection of physics and hardware engineering, aims to design and implement a digital architecture that meets the requirements for interfacing with a large-scale quantum computer (LSQ).After an initial contextualization, we analyze the requirements for a LSQ, progressing from the fundamentals of controlling and measuring quantum information to more complex feedback mechanisms. We demonstrate that systems designed to meet the future needs of LSQs require scalability, flexibility, and low-latency operations to address challenges such as calibration and Quantum Error Correction (QEC). Although Field Programmable Gate Arrays (FPGAs) may not offer sufficient scalability and latency for the critical aspects of LSQs, they are well-suited for architectural exploration and current quantum device needs. Our analysis focuses on spin qubits, the primary platform of interest in this work, which utilize the electron's spin, a quantum property akin to magnetic momentum to encode quantum information. We also discuss connections to other qubit platforms.We then present a compact Direct Digital Synthesis (DDS) architecture tailored for quantum control in spin qubits, termed the Flexible Architecture for Scalable spin Qubit Control (FASQuiC). This architecture is scalable in both waveform accuracy and the number of synchronized channels. It is capable of generating programmable combinations of ramps, frequency combs, and Arbitrary Waveform Generation (AWG) at 5 GS/s, with a worst-case digital feedback latency of 76.8 ns for signal generation. Notable advantages of this design include enhanced controllability of ramps at the Digital-to-Analog Converter (DAC) frequency and a significant reduction in memory requirements compared to existing AWG-based architectures. The hardware footprint for a single channel is compact, utilizing only 2% of the FPGA's logic resources in the default configuration, thereby conserving circuit resources. This system is highly configurable, leveraging bitstream switching to achieve the flexibility necessary for scalable calibration. It also supports GHz-rate multiplexed I/Q single-sideband modulation and demodulation for scalable reflectometry and incorporates custom processors within a distributed, heterogeneous architecture primed for complex feedback experiments.We then validate and characterize this architecture through both hardware simulations and measurements, demonstrating that FASQuiC achieves high-quality signal generation for rapid pulsing of spin qubits and multiplexed I/Q modulation and demodulation. Our approach is further validated by simulating hardware-embedded randomized benchmarking and fast initialization of qubits.Finally, FASQuiC has been deployed in real-device experiments, successfully validating its multiplexed measurement capabilities on a double quantum dot device. Additionally, gate-pulsing control of a single dot has been executed, and a preliminary feedback experiment for the rapid initialization of a qubit showcases FASQuiC's capacity to effectively conduct feedback experiments.Des milliards de transistors se trouvent dans nos poches, alimentant des smartphones, des ordinateurs et d'autres dispositifs numériques. La loi de Moore a prédit la croissance exponentielle de la densité des transistors, permettant aux matériels informatiques classiques de se développer à un rythme incroyable. Cependant, ces dernières années, cette tendance a ralenti en raison des limites physiques et économiques à la miniaturisation des transistors. Alors que le passage à l'échelle du matériel classique devient plus difficile, l’informatique quantique a émergé comme une solution prometteuse. L'ironie réside dans le fait que les ordinateurs quantiques dépendent encore des machines classiques pour fonctionner. Alors que la communauté scientifique s’efforce de repousser les limites du passage à l'échelle des ordinateurs quantiques, le matériel classique continue de devenir plus gourmand en ressources et complexe. Ce travail, à l'intersection de la physique et de l'ingénierie matérielle, vise à concevoir et à mettre en œuvre une architecture numérique répondant aux exigences d’un ordinateur quantique à grande échelle (LSQ).Après une contextualisation initiale, nous analysons les exigences d'un LSQ, en partant des principes fondamentaux de contrôle et de mesure de l'information quantique et des mécanismes de rétroaction plus complexes. Nous démontrons que les systèmes conçus pour répondre aux besoins futurs des LSQs ont des exigences fortes en termes de passage à l'échelle, de flexibilité et d'opérations à faible latence notamment pour répondre aux besoins de calibration et de correction d'erreur quantique des LSQ. Bien que les cartes de matériel reprogrammable (FPGAs) n'offrent pas un passage à l'échelle et une latence suffisantes pour les aspects critiques des LSQs, elles sont bien adaptées à l'exploration architecturale et aux besoins actuels des dispositifs quantiques. Notre analyse se concentre sur les qubits de spin, qui utilisent le spin de l'électron, une propriété quantique semblable à un moment magnétique, pour encoder l'information quantique, tout en discutant également des connexions avec d'autres plateformes de qubits.Ensuite, nous présentons une architecture de synthèse numérique directe compacte et adaptée au contrôle quantique des qubits de spin, appelée FASQuiC. Cette architecture est capable de générer des combinaisons programmables de rampes, de peignes de fréquences et de génération de signaux arbitraires (AWG) à 5 GS/s, avec une latence de retroaction numérique dans le pire des cas de 76,8 ns. Parmi les avantages de FASQuiC figurent une contrôlabilité améliorée des rampes à la fréquence du convertisseur numérique-analogique (DAC) et une réduction significative des besoins en mémoire par rapport aux architectures existantes basées sur des AWG. Le coût matériel pour un seul canal est compact, n'utilisant que 2% des ressources logiques du FPGA dans la configuration par défaut. Il prend également en charge la modulation et la démodulation multiplexées pour une réflectométrie passant à l'échelle et intègre des processeurs à faible coût en ressource au sein d'une architecture distribuée et hétérogène, prête pour des expériences de rétroaction complexes.Nous validons cette architecture par des simulations matérielles et des mesures, démontrant que FASQuiC atteint une génération de signaux de haute qualité pour le pulsage rapide des qubits de spin et la modulation et démodulation multiplexées I/Q. Nous avons également validé par la simulation des expériences de benchmarks aléatoires intégrés et d'initialisation rapide des qubits.Enfin, FASQuiC a été déployé sur dispositifs réels, validant avec succès ses capacités de mesure multiplexées sur un dispositif à double puits quantique. De plus, le contrôle basé sur le pulsage de porte d'un seul qubit a été exécuté, et une expérience de retroaction pour l'initialisation rapide d'un qubit démontre la capacité de FASQuiC à mener des expériences de rétroaction
Architecture et conception d'une boucle de rétroaction à température ambiante entre les chaînes de mesure et de contrôle de Qubits semi-conducteurs à température cryogénique
No full textBillions of transistors are now found in the pockets of nearly everyone, powering smartphones, laptops, and other devices. Over time, Moore's Law predicted the exponential growth of transistor density, enabling classical computing hardware to scale at an incredible rate. However, in recent years, this trend has slowed due to the physical and economic limitations of further increasing chip density. As classical hardware scaling becomes more challenging, quantum computing has emerged as a promising solution. The irony is that quantum computers still rely on classical machines for operation. While the quantum computing community strives to push the boundaries of quantum computer scalability, classical hardware used to interface with quantum computers continues to become more resource-intensive and complex. This work, at the intersection of physics and hardware engineering, aims to design and implement a digital architecture that meets the requirements for interfacing with a large-scale quantum computer (LSQ).After an initial contextualization, we analyze the requirements for a LSQ, progressing from the fundamentals of controlling and measuring quantum information to more complex feedback mechanisms. We demonstrate that systems designed to meet the future needs of LSQs require scalability, flexibility, and low-latency operations to address challenges such as calibration and Quantum Error Correction (QEC). Although Field Programmable Gate Arrays (FPGAs) may not offer sufficient scalability and latency for the critical aspects of LSQs, they are well-suited for architectural exploration and current quantum device needs. Our analysis focuses on spin qubits, the primary platform of interest in this work, which utilize the electron's spin, a quantum property akin to magnetic momentum to encode quantum information. We also discuss connections to other qubit platforms.We then present a compact Direct Digital Synthesis (DDS) architecture tailored for quantum control in spin qubits, termed the Flexible Architecture for Scalable spin Qubit Control (FASQuiC). This architecture is scalable in both waveform accuracy and the number of synchronized channels. It is capable of generating programmable combinations of ramps, frequency combs, and Arbitrary Waveform Generation (AWG) at 5 GS/s, with a worst-case digital feedback latency of 76.8 ns for signal generation. Notable advantages of this design include enhanced controllability of ramps at the Digital-to-Analog Converter (DAC) frequency and a significant reduction in memory requirements compared to existing AWG-based architectures. The hardware footprint for a single channel is compact, utilizing only 2% of the FPGA's logic resources in the default configuration, thereby conserving circuit resources. This system is highly configurable, leveraging bitstream switching to achieve the flexibility necessary for scalable calibration. It also supports GHz-rate multiplexed I/Q single-sideband modulation and demodulation for scalable reflectometry and incorporates custom processors within a distributed, heterogeneous architecture primed for complex feedback experiments.We then validate and characterize this architecture through both hardware simulations and measurements, demonstrating that FASQuiC achieves high-quality signal generation for rapid pulsing of spin qubits and multiplexed I/Q modulation and demodulation. Our approach is further validated by simulating hardware-embedded randomized benchmarking and fast initialization of qubits.Finally, FASQuiC has been deployed in real-device experiments, successfully validating its multiplexed measurement capabilities on a double quantum dot device. Additionally, gate-pulsing control of a single dot has been executed, and a preliminary feedback experiment for the rapid initialization of a qubit showcases FASQuiC's capacity to effectively conduct feedback experiments.Des milliards de transistors se trouvent dans nos poches, alimentant des smartphones, des ordinateurs et d'autres dispositifs numériques. La loi de Moore a prédit la croissance exponentielle de la densité des transistors, permettant aux matériels informatiques classiques de se développer à un rythme incroyable. Cependant, ces dernières années, cette tendance a ralenti en raison des limites physiques et économiques à la miniaturisation des transistors. Alors que le passage à l'échelle du matériel classique devient plus difficile, l’informatique quantique a émergé comme une solution prometteuse. L'ironie réside dans le fait que les ordinateurs quantiques dépendent encore des machines classiques pour fonctionner. Alors que la communauté scientifique s’efforce de repousser les limites du passage à l'échelle des ordinateurs quantiques, le matériel classique continue de devenir plus gourmand en ressources et complexe. Ce travail, à l'intersection de la physique et de l'ingénierie matérielle, vise à concevoir et à mettre en œuvre une architecture numérique répondant aux exigences d’un ordinateur quantique à grande échelle (LSQ).Après une contextualisation initiale, nous analysons les exigences d'un LSQ, en partant des principes fondamentaux de contrôle et de mesure de l'information quantique et des mécanismes de rétroaction plus complexes. Nous démontrons que les systèmes conçus pour répondre aux besoins futurs des LSQs ont des exigences fortes en termes de passage à l'échelle, de flexibilité et d'opérations à faible latence notamment pour répondre aux besoins de calibration et de correction d'erreur quantique des LSQ. Bien que les cartes de matériel reprogrammable (FPGAs) n'offrent pas un passage à l'échelle et une latence suffisantes pour les aspects critiques des LSQs, elles sont bien adaptées à l'exploration architecturale et aux besoins actuels des dispositifs quantiques. Notre analyse se concentre sur les qubits de spin, qui utilisent le spin de l'électron, une propriété quantique semblable à un moment magnétique, pour encoder l'information quantique, tout en discutant également des connexions avec d'autres plateformes de qubits.Ensuite, nous présentons une architecture de synthèse numérique directe compacte et adaptée au contrôle quantique des qubits de spin, appelée FASQuiC. Cette architecture est capable de générer des combinaisons programmables de rampes, de peignes de fréquences et de génération de signaux arbitraires (AWG) à 5 GS/s, avec une latence de retroaction numérique dans le pire des cas de 76,8 ns. Parmi les avantages de FASQuiC figurent une contrôlabilité améliorée des rampes à la fréquence du convertisseur numérique-analogique (DAC) et une réduction significative des besoins en mémoire par rapport aux architectures existantes basées sur des AWG. Le coût matériel pour un seul canal est compact, n'utilisant que 2% des ressources logiques du FPGA dans la configuration par défaut. Il prend également en charge la modulation et la démodulation multiplexées pour une réflectométrie passant à l'échelle et intègre des processeurs à faible coût en ressource au sein d'une architecture distribuée et hétérogène, prête pour des expériences de rétroaction complexes.Nous validons cette architecture par des simulations matérielles et des mesures, démontrant que FASQuiC atteint une génération de signaux de haute qualité pour le pulsage rapide des qubits de spin et la modulation et démodulation multiplexées I/Q. Nous avons également validé par la simulation des expériences de benchmarks aléatoires intégrés et d'initialisation rapide des qubits.Enfin, FASQuiC a été déployé sur dispositifs réels, validant avec succès ses capacités de mesure multiplexées sur un dispositif à double puits quantique. De plus, le contrôle basé sur le pulsage de porte d'un seul qubit a été exécuté, et une expérience de retroaction pour l'initialisation rapide d'un qubit démontre la capacité de FASQuiC à mener des expériences de rétroaction
Architecture et conception d'une boucle de rétroaction à température ambiante entre les chaînes de mesure et de contrôle de Qubits semi-conducteurs à température cryogénique
No full textBillions of transistors are now found in the pockets of nearly everyone, powering smartphones, laptops, and other devices. Over time, Moore's Law predicted the exponential growth of transistor density, enabling classical computing hardware to scale at an incredible rate. However, in recent years, this trend has slowed due to the physical and economic limitations of further increasing chip density. As classical hardware scaling becomes more challenging, quantum computing has emerged as a promising solution. The irony is that quantum computers still rely on classical machines for operation. While the quantum computing community strives to push the boundaries of quantum computer scalability, classical hardware used to interface with quantum computers continues to become more resource-intensive and complex. This work, at the intersection of physics and hardware engineering, aims to design and implement a digital architecture that meets the requirements for interfacing with a large-scale quantum computer (LSQ).After an initial contextualization, we analyze the requirements for a LSQ, progressing from the fundamentals of controlling and measuring quantum information to more complex feedback mechanisms. We demonstrate that systems designed to meet the future needs of LSQs require scalability, flexibility, and low-latency operations to address challenges such as calibration and Quantum Error Correction (QEC). Although Field Programmable Gate Arrays (FPGAs) may not offer sufficient scalability and latency for the critical aspects of LSQs, they are well-suited for architectural exploration and current quantum device needs. Our analysis focuses on spin qubits, the primary platform of interest in this work, which utilize the electron's spin, a quantum property akin to magnetic momentum to encode quantum information. We also discuss connections to other qubit platforms.We then present a compact Direct Digital Synthesis (DDS) architecture tailored for quantum control in spin qubits, termed the Flexible Architecture for Scalable spin Qubit Control (FASQuiC). This architecture is scalable in both waveform accuracy and the number of synchronized channels. It is capable of generating programmable combinations of ramps, frequency combs, and Arbitrary Waveform Generation (AWG) at 5 GS/s, with a worst-case digital feedback latency of 76.8 ns for signal generation. Notable advantages of this design include enhanced controllability of ramps at the Digital-to-Analog Converter (DAC) frequency and a significant reduction in memory requirements compared to existing AWG-based architectures. The hardware footprint for a single channel is compact, utilizing only 2% of the FPGA's logic resources in the default configuration, thereby conserving circuit resources. This system is highly configurable, leveraging bitstream switching to achieve the flexibility necessary for scalable calibration. It also supports GHz-rate multiplexed I/Q single-sideband modulation and demodulation for scalable reflectometry and incorporates custom processors within a distributed, heterogeneous architecture primed for complex feedback experiments.We then validate and characterize this architecture through both hardware simulations and measurements, demonstrating that FASQuiC achieves high-quality signal generation for rapid pulsing of spin qubits and multiplexed I/Q modulation and demodulation. Our approach is further validated by simulating hardware-embedded randomized benchmarking and fast initialization of qubits.Finally, FASQuiC has been deployed in real-device experiments, successfully validating its multiplexed measurement capabilities on a double quantum dot device. Additionally, gate-pulsing control of a single dot has been executed, and a preliminary feedback experiment for the rapid initialization of a qubit showcases FASQuiC's capacity to effectively conduct feedback experiments.Des milliards de transistors se trouvent dans nos poches, alimentant des smartphones, des ordinateurs et d'autres dispositifs numériques. La loi de Moore a prédit la croissance exponentielle de la densité des transistors, permettant aux matériels informatiques classiques de se développer à un rythme incroyable. Cependant, ces dernières années, cette tendance a ralenti en raison des limites physiques et économiques à la miniaturisation des transistors. Alors que le passage à l'échelle du matériel classique devient plus difficile, l’informatique quantique a émergé comme une solution prometteuse. L'ironie réside dans le fait que les ordinateurs quantiques dépendent encore des machines classiques pour fonctionner. Alors que la communauté scientifique s’efforce de repousser les limites du passage à l'échelle des ordinateurs quantiques, le matériel classique continue de devenir plus gourmand en ressources et complexe. Ce travail, à l'intersection de la physique et de l'ingénierie matérielle, vise à concevoir et à mettre en œuvre une architecture numérique répondant aux exigences d’un ordinateur quantique à grande échelle (LSQ).Après une contextualisation initiale, nous analysons les exigences d'un LSQ, en partant des principes fondamentaux de contrôle et de mesure de l'information quantique et des mécanismes de rétroaction plus complexes. Nous démontrons que les systèmes conçus pour répondre aux besoins futurs des LSQs ont des exigences fortes en termes de passage à l'échelle, de flexibilité et d'opérations à faible latence notamment pour répondre aux besoins de calibration et de correction d'erreur quantique des LSQ. Bien que les cartes de matériel reprogrammable (FPGAs) n'offrent pas un passage à l'échelle et une latence suffisantes pour les aspects critiques des LSQs, elles sont bien adaptées à l'exploration architecturale et aux besoins actuels des dispositifs quantiques. Notre analyse se concentre sur les qubits de spin, qui utilisent le spin de l'électron, une propriété quantique semblable à un moment magnétique, pour encoder l'information quantique, tout en discutant également des connexions avec d'autres plateformes de qubits.Ensuite, nous présentons une architecture de synthèse numérique directe compacte et adaptée au contrôle quantique des qubits de spin, appelée FASQuiC. Cette architecture est capable de générer des combinaisons programmables de rampes, de peignes de fréquences et de génération de signaux arbitraires (AWG) à 5 GS/s, avec une latence de retroaction numérique dans le pire des cas de 76,8 ns. Parmi les avantages de FASQuiC figurent une contrôlabilité améliorée des rampes à la fréquence du convertisseur numérique-analogique (DAC) et une réduction significative des besoins en mémoire par rapport aux architectures existantes basées sur des AWG. Le coût matériel pour un seul canal est compact, n'utilisant que 2% des ressources logiques du FPGA dans la configuration par défaut. Il prend également en charge la modulation et la démodulation multiplexées pour une réflectométrie passant à l'échelle et intègre des processeurs à faible coût en ressource au sein d'une architecture distribuée et hétérogène, prête pour des expériences de rétroaction complexes.Nous validons cette architecture par des simulations matérielles et des mesures, démontrant que FASQuiC atteint une génération de signaux de haute qualité pour le pulsage rapide des qubits de spin et la modulation et démodulation multiplexées I/Q. Nous avons également validé par la simulation des expériences de benchmarks aléatoires intégrés et d'initialisation rapide des qubits.Enfin, FASQuiC a été déployé sur dispositifs réels, validant avec succès ses capacités de mesure multiplexées sur un dispositif à double puits quantique. De plus, le contrôle basé sur le pulsage de porte d'un seul qubit a été exécuté, et une expérience de retroaction pour l'initialisation rapide d'un qubit démontre la capacité de FASQuiC à mener des expériences de rétroaction
Going Beyond Counting First Authors in Author Co-citation Analysis
Get PDFThe present study examines one of the fundamental aspects of author co-citation analysis (ACA) - the way co-citation
counts are defined. Co-citation counting provides the data on which all subsequent statistical analyses and mappings
are based, and we compare ACA results based on two different types of co-citation counting - the traditional type that
only counts the first one among a cited work's authors on the one hand and a non-traditional type that takes into
account the first 5 authors of a cited work on the other hand. Results indicate that the picture produced through this non-traditional author co-citation counting contains more coherent author groups and is therefore considerably clearer. However, this picture represents fewer specialties in the research field being studied than that produced through the traditional first-author co-citation counting when the same number of top-ranked authors is selected and analyzed. Reasons for these effects are discussed
Variations on the Author
Get PDF“Variations on the Author” discusses two of Eduardo Coutinho’s recent films (Um Dia na Vida, from 2010, and Últimas Conversas, posthumously released in 2015) and their contribution to the general question of documentary authorship. The director’s filmography is characterized by a consistent yet self-effacing form of authorial self-inscription: Coutinho often features as an interviewer that rather than express opinions propels discourses; an interviewer that is good at listening. This mode of self-inscription characterizes him as an author who is not expressive but who is nonetheless markedly present on the screen. In Um Dia na Vida, however, Coutinho is completely absent form the image, while Últimas Conversas, on the contrary, includes a confessional prologue that moves the director from the margins to the center of his films. This article examines the ways in which these works stand out in the filmography of a director who offers new insights into the notion of cinematic authorship
Appropriate Similarity Measures for Author Cocitation Analysis
Get PDFWe provide a number of new insights into the methodological discussion about author cocitation analysis. We first argue that the use of the Pearson correlation for measuring the similarity between authors’ cocitation profiles is not very satisfactory. We then discuss what kind of similarity measures may be used as an alternative to the Pearson correlation. We consider three similarity measures in particular. One is the well-known cosine. The other two similarity measures have not been used before in the bibliometric literature. Finally, we show by means of an example that our findings have a high practical relevance.information science;Pearson correlation;cosine;similarity measure;author cocitation analysis
Dispelling the Myths Behind First-author Citation Counts
Get PDFWe conducted a full-scale evaluative citation analysis study of scholars in the XML research field to explore just how different from each other author rankings resulting from different citation counting methods actually are, and to demonstrate the capability of emerging data and tools on the Web in supporting more realistic citation counting methods. Our results contest some common arguments for the continued
use of first-author citation counts in the evaluation of scholars, such as high correlations between author rankings by first-author citation counts and other citation
counting methods, and high costs of using more realistic citation counting methods that are not well-supported by the ISI databases. It is argued that increasingly available digital full text research papers make it possible for citation analysis studies to go beyond what the ISI databases have directly supported and to employ more
sophisticated methods
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