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Performances of a GNSS receiver for space-based applications
No full textSpace Vehicle (SV) life span depends on its station keeping capability. Station keeping is the ability of the vehicle to maintain position and orientation. Due to external perturbations, the trajectory of the SV derives from the ideal orbit. Actual positioning systems for satellites are mainly based on ground equipment, which means heavy infrastructures. Autonomous positioning and navigation systems using Global Navigation Satellite Systems (GNSS) can then represent a great reduction in platform design and operating costs. Studies have been carried out and the first operational systems, based on GPS receivers, become available. But better availability of service could be obtained considering a receiver able to process GPS and Galileo signals. Indeed Galileo system will be compatible with the current and the modernized GPS system in terms of signals representation and navigation data. The greater
availability obtained with such a receiver would allow
significant increase of the number of point solutions and
performance enhancement. For a mid-term perspective Thales Alenia Space finances a PhD to develop the concept of a reconfigurable receiver able to deal with both the GPS system and the future Galileo system. In this context, the aim of this paper is to assess the performances of a receiver designed for Geosynchronous Earth Orbit (GEO) applications. It is shown that high improvements are obtained with a receiver designed to track both GPS and Galileo satellites. The performance assessments have been used to define the specifications of the future satellite GNSS receiver
Tolerant GPS receiver circuit for electronics errors
No full textLa réduction de la taille des transistors et des tensions d’alimentations permettent de concevoir des circuits intégrés de plus en plus complexes. Cependant, en abordant les limites de l’intégration des transistors et en fleuretant avec les tensions d’alimentation minimale, la fiabilité des circuits n’est plus garantie : des erreurs dues aux perturbations environnementales peuvent apparaitre. L’apparition de ces erreurs affectent le comportement du circuit et peuvent, par intermittence ou de façon permanente, le rendre inapte à rendre le service pour lequel il a été conçu. Par conséquent, il est de plus en plus important de considérer les effets de ces erreurs dans la conception des futurs circuits. L’objectif de la thèse est de traiter la fiabilité des systèmes numériques et d’introduire de nouvelles techniques de tolérance aux pannes permettant de construire des applications de traitement de signal fiables sur un électronique peu fiable. Un exemple d’application a été considéré durant la thèse : les modules de poursuite dans un récepteur GPS. Ces modules contiennent un ensemble d’applications de traitement de signal avec des exigences de fiabilité différentes : fonction de corrélation, boucles de rétroactions, machines d’états, générateurs de codes et de porteuses. À partir d’une version standard d’un récepteur GPS, des mécanismes de redondance ont été proposés et ajoutés pour concevoir un récepteur GPS plus tolérant aux erreurs. Un circuit intégré (ASIC) sera conçu en utilisant une technologie 28 nm pour valider les performances de ces techniques et faire les tests de mesures de consommation d’énergie. Au cours de la thèse, une plate-forme d’émulation a été conçue pour préparer l’environnement expérimental à utiliser une fois l’ASIC fondu.There is continual motivation to scale down transistors size and to reduce the supply voltage of the circuits. However, by approaching the limits of transistor scaling and operating at a minimal supply voltage, circuit reliability has emerged as a critical concern. Circuits become more and more susceptible to errors due to Process, Voltage and Temperature (PVT) variations. Occurrence of errors can affect the behavior of circuits and generate a permanent system failure. Therefore, it is increasingly important to deal with errors effects in order to keep future devices working properly. The objective of the thesis is to address the reliability in digital systems and introduce new fault tolerant techniques to perform reliable signal processing applications on unreliable hardware. An example of application has been considered in the thesis: the tracking process of GPS receivers. It contains a very interesting set of different signal processing problem with different requirements of reliability: Correlation process, tracking loops (recursive operations), state machine, Gold and carrier generators. Starting from a noiseless GPS receiver, redundant mechanisms have been proposed and added to design a more resilient GPS receiver tolerant to errors. An Application-Specific Integrated Circuit (ASIC) will be designed, based on thesis results, using the 28 nm technology to validate the performances of the proposed techniques performances. During the thesis, an emulation platform was designed to prepare the experimental environment for the ASIC
Allocation dynamique de ressources basée sur un multiplexage radio-fréquence pour les futurs réseaux d'accès optique passifs
No full textCette thèse s’inscrit dans le cadre de la montée en débit des réseaux d’accès optiques passifs. Les travaux menés durant cette thèse s’appuient sur le constat que les technologies actuelles basées sur le multiplexage temporel, arriveront à leurs limites dans les années à venir et ne pourront plus répondre à l’évolution des besoins en débit. L’étude des problèmes rencontrés lors les déploiements actuels conduit à proposer une autre forme de multiplexage plus adaptée aux débits demandés par les utilisateurs : le multiplexage fréquentiel (ou FDM/FDMA). Les travaux réalisés dans cette thèse ont pour but de montrer la faisabilité d’une telle architecture en laboratoire. Les objectifs sont de déterminer les débits atteignables, que ce soit pour le lien descendant (du central vers l’abonné) ou pour le lien montant (abonnée vers central), mais également de réaliser une étude théorique afin de mettre en lumière les limites de cette solution. Des algorithmes d’allocation dynamique de ressources ont été élaborés et validés expérimentalement afin de déterminer la capacité totale de chaque lien. L’architecture utilisant deux longueurs d’ondes distinctes (une pour le lien descendant et l’autre pour le lien montant) permet d’atteindre un débit de 40 Gbps et 20 Gbps respectivement pour le lien descendant et montant en utilisant le format de multiplexage FDM/FDMA. Enfin, une architecture hybride n’employant qu’une seule longueur d’onde pour le transport à la fois les données montantes et descendantes a été explorée et permet d’atteindre un débit symétrique de 25Gbps.This thesis is part of the growing capacity of passive optical access networks. The works done during this thesis are based on the fact that current technologies, employing time division multiplexing, will reach their limits in the coming years and will no longer respond to changes in high bitrates requirements. The study of problems encountered during the current deployments led us to propose another form of multiplexing more suitable for bitrates requested by users: the FDM/FDMA PON, frequency division multiplexing. The work done in this thesis aim to demonstrate the feasibility of a such architecture in the laboratory. The objectives are to determine the achievable capacity, whether for the downlink (from central office to user) or the uplink (subscriber to central), but also to achieve a theoretical study to highlight the limitations of this solution. Algorithms for dynamic allocation of resources have been developed and validated experimentally to determine the total capacity of each link. The architecture using two distinct wavelengths (one for the downlink and one for the uplink) achieves a capacity of 40Gbps for the downlink and 20Gbps for the uplink by using FDM/FDMA PON. Finally, a hybrid architecture using a single wavelength to transport both uplink and downlink data has been explored and achieves a symmetrical capacity of 25Gbp
DNA data storage algorithms and synchronization
No full text175 zettaoctets. C'est la capacité estimée pour pouvoir stocker les données numériques en 2025. Malgré le fait que des centres de données plus grands que des stades et à forte empreinte carbone sont déployés chaque année, la croissance de la capacité de stockage est inférieure aux besoins. Le Stockage de Données sur ADN (SDA) pourrait être la solution. En effet, l'ADN est un support extrêmement dense de stockage de données. De plus, il a une très longue durée de vie et peut être stocké à température ambiante. Cependant, le principal inconvénient du SDA est sa grande quantité d'erreurs d'insertions, suppressions, et substitutions. Par conséquent, pour construire des SDA pratiques et fiables, il est nécessaire de mettre en œuvre des solutions de correction d'erreurs. Cependant, la plupart des solutions de correction d'erreurs conventionnelles ne corrigent que les erreurs de substitution et échouent complètement à corriger les insertions et les suppressions. Cette thèse vise à résoudre plusieurs problèmes liés à la mise en œuvre de systèmes pratiques de SDA. Nous avons d'abord proposé un modèle de canal avec mémoire, qui modélise avec précision le canal de SDA. Ce modèle de canal permet notamment de faire des simulations numériques et de concevoir des codes correcteurs d'erreurs efficaces. Nous avons ensuite proposé et évalué deux solutions de correction d'erreurs. La deuxième solution basée sur des codes convolutifs a notamment permis un gain de performance important par rapport à la première solution et aux codes convolutifs de l'état de l'art. Enfin, nous avons également proposé un algorithme de déduplication de données appelé PBDA-SW, qui améliore l'état de l'art.175 zettabytes. This is the predicted digital data storage needs for 2025. Despite the fact that data centers larger than stadiums and with a high carbon footprint are deployed every year, data storage capacity growth is less than required. DNA data storage could be the solution. Indeed, DNA is an extremely dense data storage media. In addition, it has a very long durability, and can be stored at a room temperature. However, the main drawback of DNA data storage is its high amount of insertion, deletion, and substitution errors. Hence, to build reliable practical DNA data storage systems, it is necessary to implement error-correction solutions. However, most conventional error-correction solutions only correct substitution errors, and completely fail at correcting insertions and deletions. This thesis aims to address several issues toward implementing practical DNA data storage systems. We first propose a memory channel model, which accurately models the DNA data storage channel. Especially, this channel model allows to run numerical simulations and to design efficient error-correction codes. We then introduce and evaluate two error-correction solutions. Especially, the second solution based on convolutional codes allows for an important gain in performance compared to the first solution and to state-of-the-art convolutional codes. Finally, we also propose a data deduplication algorithm called PBDA-SW, which improves state-of-the-art on data deduplication
Iterative Decoding of Concatenated Convolutional Codes: Implementation Issues
No full textThis tutorial paper gives an overview of the implementation aspects related to turbo decoders, where the term turbo generally refers to iterative decoders intended for parallel concatenated convolutional codes as well as for serial concatenated convolutional codes. We start by considering the general structure of iterative decoders and the main features of the soft-input soft-output algorithm that forms the heart of iterative decoders. Then, we show that very efficient parallel architectures are available for all types of turbo decoders allowing high-speed implementations. Other implementation aspects like quantization issues and stopping rules used in conjunction with buffering for increasing throughput are considered. Finally, we perform an evaluation of the complexities of the turbo decoders as a function of the main parameters of the cod
Chapter 13 – Hardware Design and Realization for Iteratively Decodable Codes
No full textInternational audienceAbstractThe transition from analog telecommunication equipment and terminals to digital systems and, more recently, the fast development of wireless communications were made possible by three factors: 1) key advances in integrated circuit technology, 2) large improvements in methodologies and tools for the design of highly complex digital circuits, and 3) progress in information theory, in particular, the belief propagation algorithm that allows error control codes operating close to the Shannon limit. In this chapter, an overview of architecture of turbo and LDPC codes is presented. The standard implementation (i.e., low complexity) of those codes is first presented. Then architecture for high-speed, low-power, and high flexibility are derived. Finally, the chapter concludes with the presentation of exotic decoding architectures and a survey of relevant architectures.Keyword
Real-Time implementation of Quasi-Cyclic Short Packet Receiver
No full textDans les communications sans fil, la détection et la synchronisation des trames sont généralement effectuées à l’aide d’un préambule. Celui-ci consomme une quantité de bande passante et de ressources non négligeables lors de l’envoie de petits paquets de données. Récemment, un nouveau type de trame sans préambule appelé Quasi Cyclic Short Packet (QCSP) a été proposé. Cette thèse étudie les possibilités de mise en œuvre temps-réel de la chaine de communication QCSP. À cette fin, les algorithmes sont détaillés, tant en émission qu’en réception, puis, lorsque cela est possible, optimisés. De plus, la tâche la plus critique du récepteur, la détection, est étudiée en profondeur. Différents niveaux de parallélisme et stratégies d’implémentation sont détaillés pour des implémentations logicielles, mais aussi matérielles. Plusieurs compromis entre le débit et l’utilisation des ressources sont également discutés. Enfin, des expériences grandeur nature sont présentées. Ainsi, la thèse démontre que les processus d’émission et de réception d’une trame QCSP sont réalisables à un faible coût matériel, ce qui rend la trame QCSP attrayante pour les réseaux étendus à faible puissance (LPWAN).In wireless communications, frame detection and synchronization are usually performed using a preamble. This preamble consumes a significant amount of bandwidth and resources when data packets sent are small. Recently, a new kind of preamble-less frame called Quasi Cyclic Short Packet (QCSP) has been proposed. This thesis investigates the possibilities of real-time implementation of the QCSP communication chain. To this end, the algorithms are detailed, both in transmission and reception, and then, where possible, optimized. In addition, the most critical task of the receiver, the detection, is studied in depth. Different levels of parallelism and implementation strategies are detailed for both software and hardware implementations. Several trade-offs between throughput and resource utilization are also discussed. Finally, full-scale experiments are presented. Thus, the thesis demonstrates that the process of transmitting/receiving a QCSP frame is feasible at a low hardware cost, which makes the QCSP frame attractive for low power wide area networks (LPWAN)
Optimization of Non Binary Parity Check Coefficients
No full textOn pressInternational audienceThis paper generalizes the method proposed by Pouillat et al. for the determination of the optimal Galois Field coefficients of a Non-Binary LDPC parity check constraint based on the binary image of the code. Optimal, or almost-optimal, parity check coefficients are given for check degree varying from 4 to 20 and Galois Field varying from GF(64) up to GF(1024). For all given sets of coefficients, no codeword of Hamming weight two exists. A reduced complexity algorithm to compute the binary Hamming weight 3 of a parity check is proposed. When the number of sets of coefficients is too high for an exhaustive search and evaluation, a local greedy search is performed. Explicit tables of coefficients are given. The proposed sets of coefficients can effectively replace the random selection of coefficients often used in NB-LDPC construction
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