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ESD and Ionizing Radiation Effects on Ultrathin Body SOI and Multiple Gate Technologies
Full text linkThis thesis addresses two main reliability challenges of advanced UltraThin Body (UTB) Silicon On Insulator (SOI) and FinFET CMOS technologies: ElectroStatic Discharge (ESD) and (space) ionizing radiations. First, both technologies have a limited available silicon volume to dissipate the ESD current. Therefore, a detailed ESD analysis on such devices is required. Secondly, these advanced technologies will be incorporated in future Commercial-Off-The-Shelf (COTS) components that may be used in space applications, which rennires the impact of ionizing radiation on such technologies.
ESD analysis has been performed on structures implemented in planar UTB SOI, SOI FinFET, and bulk FinFET technologies. Complex dependencies of the different ESD performance parameters on both device geometry and process technology are found. For UTB SOI devices, a detailed electrical investigation is carried out in order to carefully classify the observed failure mechanisms. It is found that grounded gate NMOS devices are robust enough when local clamping devices are used, and that strain improves the ESD robustness and has an impact on the device failure mechanisms. Concerning FinFET technology, non-uniform failure exists for grounded gate NMOS devices at high current levels which can be improved by increasing gate length and various ballasting techniques. On the other hand, voltage clamping capability seemed more of a concern due to the oxide breakdown voltage for long gate lengths. Narrow fin devices have improved cooling properties, especially for bulk FinFETs, but suffer from reduced area efficiency. Selective epitaxial growth, strain, and silicide blocking can improve the ESD performance of FinFET devices. From RF point of view, concerning SOI FinFET technology, the large overhead capacitance of the narrow-fin devices degrades the RF figure of merit with respect to the wide fin devices, making wide-fin devices the preferred choice. Regarding bulk FinFET technology, the landing pad of narrow-fin devices is not fully used during the current conduction; however, the full junction contributes to the parasitic capacitance. Therefore, despite the quite remarkable improvement in ESD robustness observed for narrow-fin bulk FinFET devices, narrow and wide-fin bulk FinFET diodes have similar ESD-RF performance, which is comparable to the best SOI FinFET diodes.
Heavy-ions induced microdose has been investigated on MOS in planar UTB SOI and SOI FinFET technologies. The degradation of the electrical DC parameters is found to strongly depend on both device geometry and process technology. UTB SOI devices display the lack of early breakdown due to the very thin gate oxide, and varying impact on the long-term degradation kinetics depending on the adopted technological solutions. Concerning SOI FinFETs, the changes of the DC parameters after irradiation strongly depend on the Linear Energy Transfer (LET), incidence angle, strain, and channel type, depending on the balance between damage to the high-k (top and sidewall) gate oxide and to the buried oxide. In addition, heavy-ion strikes impact both on the degradation kinetics and on the time to breakdown under constant voltage stress. The soft rupture of the gate oxide is a considerable concern, not only for the increase in gate leakage, but also for the effects on the DC characteristics. Interface state generation in the side oxide/body interface, due to ions passing through the lateral gates, is another remarkable effect that can be observed only with these vertical devices. Heavy ions can induce permanent damage on FinFETs with large statistical spread. The distribution of the inverse of the gate leakage currents and of the threshold voltage shifts follows a Weibull distribution. Moreover, the reciprocal of the gate leakage current does not respect the Poisson area scaling. A new model for the gate leakage current is proposed, predicting a size of the heavy-ion damage of 30 nm and a higher defect generation takes place in the sidewall gate oxide.
Dose enhancement effects due to interconnects in deep-submicron CMOS have been studied. The presence of metal-1 tracks in the proximity of the device active areas significantly modifies the response to X-rays. The impact of the secondary electron emission from metal-1 layers is strongly dependent on the relative position to the transistor lateral isolation and LDD spacers.
In conclusion, ESD is not a showstopper for the introduction of UTB SOI and FinFET technologies. However, heavy-ion induced microdose is a serious concern for multiple gate technologies, while it is not a showstopper for the UTB SOI. Finally, dose enhancement in deep-submicron devices must be carefully considered when X-ray facilities are used to perform total-dose tests.Questa tesi si focalizza sullo studio della robustezza alla scariche elettrostatiche (ElectroStatic Discharge ESD) e della sensibilità a radiazioni ionizzanti delle tecnologie UltraThin Body (UTB) Silicon On Insulator (SOI) e multi gate FinFET, candidate a sostituire il MOSFET convenzionale bulk a partire dal nodo tecnologico dei 22 nm. Entrambe le tecnologie presentano un ridotto volume di silicio disponibile a dissipare la corrente indotta da un evento ESD. Pertanto, la robustezza ESD di tali tecnologie deve essere analizzata in dettaglio. D'altro canto, queste tecnologie, assieme a quella convenzionale bulk, potranno essere utilizzate anche per la fabbricazione di componenti Commercial-Off-The-Shelf (COTS) per applicazioni spaziali, che richiedono un’analisi accurata degli effetti indotti da radiazioni.
Robustezza ESD
L’analisi delle prestazioni ESD è stata condotta su strutture (MOSFET e diodi) implementate nelle tecnologie UTB SOI, SOI FinFET e bulk FinFET. Sono state trovate complesse dipendenze dalla geometria dei dispositivi e dal processo utilizzato.
Robustezza ESD della tecnologia UTB SOI
Per quanto riguarda la tecnologia UTB SOI, è stata proposto un nuovo metodo di analisi basato sulle caratteristiche elettriche DC al fine di individuare quali meccanismi di guasto si verificano (ad esempio, rottura dell’ossido di gate o filamento tra i terminali di source e drain).
Si è trovato che MOSFET di tipo N stressati in configurazione grounded gate (in cui l’ESD viene scaricata dal BJT parassita) mostrano una moderata robustezza a ESD (fino a 1 mA/μm) quando utilizzati come local clamp. Inoltre, si è dimostrato che lo strain, utilizzato per aumentare la mobilità dei portatori, aumenta la robustezza ESD e ha un impatto sui meccanismi di guasto.
Robustezza ESD della tecnologia FinFET
Per quanto riguarda la tecnologia FinFET, dispositivi NMOS in configurazione grounded gate mostrano ad alti livelli di iniezione un guasto dovuto ad una non uniforme distribuzione di corrente, che può essere migliorata aumentando la lunghezza di gate o utilizzando tecniche di ballasting (ad esempio, silicide blocking). Tuttavia, si è visto che la capacità di voltage clamping è fortemente limitata dalla rottura dell’ossido di gate per dispositivi con elevate lunghezze di gate.
FinFET con fin stretto, specialmente quelli realizzati in tecnologia bulk, mostrano una migliore dissipazione del calore sviluppato durante un evento ESD, ma allo stesso tempo, a causa dello spazio esistente tra un fin e l’altro, mostrano un’efficienza di layout ridotta rispetto ai dispostivi con fin largo.
Si è inoltre dimostrato che l’utilizzo della crescita epitassiale selettiva del silicio (Selective Epitaxial Growth SEG), lo strain e il silicide blocking possono aumentare la robustezza ESD nei dispositivi FinFET.
Da un punto di vista RF, dispositivi SOI FinFET con fin stretti presentano una figura di merito ESD-RF degradata rispetto ai dispositivi con fin largo, a causa di una grande capacità di overhead. Pertanto, i dispositivi con fin largo sono preferibili quando utilizzati come strutture di protezione a ESD per applicazioni RF. Per quanto riguarda invece la tecnologia bulk FinFET, il landing pad dei dispositivi con fin stretto è parzialmente utilizzato durante la conduzione di corrente ESD, tuttavia, la capacità di giunzione del landing pad contribuisce alla capacità parassita totale. Pertanto, sebbene i dispositivi con fin stretto mostrino una maggiore robustezza ESD intrinseca, le prestazioni ESD-RF sono simili sia per dispositivi con fin stretto cheper quelli con fin largo e sono comparabili con le migliori prestazioni ESD-RF dei SOI FinFET.
Effetti indotti da ioni pesanti
Gli effetti da microdose indotti da ioni pensati sono stati studiati per MOSFET realizzati nelle tecnologie UTB SOI e SOI FinFET. La degradazione delle caratteristiche elettriche DC dipende pesantemente sia dalla geometria del dispositivo che dal processo utilizzato.
Effetti da microdose in dispositivi UTB SOI
Sono stati osservati interessanti cambiamenti immediatamente dopo irraggiamento e durante stress elettrici in tali dispositivi utilizzanti anche tecniche strain: mancanza di rottura del’ossido di gate anticipata a causa dello spessore molto ridotto (solo 1.5 nm SiON) e dipendenza delle cinetiche di degradazione dallo strain utilizzato.
Effetti da microdose in dispositivi SOI FinFET
Gli effetti permanenti indotti da ioni pesanti sulle caratteristiche elettriche di SOI FinFET con ossido di gate ad alta costante dielettrica (high-k) dipendono pesantemente dagli effetti di microdose nell’ossido sepolto, dalla rottura dell’ossido di gate, e dalla generazione di stati trappola all’interfaccia ossido di gate/silicio. Contrariamente ai risultati ottenuti in esperimenti di Single Event Gate Rupture (SEGR) di solito eseguiti su grandi condensatori anche con ossidi high-k, dispositivi multiple gate mostrano soft breakdown e una considerevole variazione delle caratteristiche elettriche.
Ioni pesanti posso indurre difetti nei dispositivi FinFET con un ampio spread statistico. La distribuzione della variazione di tensione di soglia e dell’inverso della corrente di perdita dell’ossido di gate seguono la distribuzione di Weibull. Tuttavia, si è dimostrato che il reciproco della corrente di perdita non segue la cosiddetta Poisson area scaling. Un nuovo modello statistico è stato sviluppato, trovando che una maggiore generazione di difetti si verifica negli ossidi di gate verticali rispetto a quello orizzontale e che la traccia dello ione utile a creare difetti nell’ossido di gate è di circa 30 nm. Pertanto, un ulteriore scaling dei dispositivi multi gate può portare a drammatiche conseguenze per applicazioni spaziali poiché la traccia dello ione può risultare più grande del dispositivo stesso.
Infine, si è valutata anche l’affidabilità di tali dispositivi mediante stress di vita accelerati ad alti campi elettrici e si è trovato una riduzione del tempo al breakdown nei dispositivi irraggiati.
Dose enhancement in MOSFET planari bulk
Per quanto riguarda i MOSFET planari bulk si è studiato l’impatto della presenza della prima metal di interconnessione in prossimità dell’area attiva del dispositivo. Si è dimostrato che la sensibilità a raggi X dipende fortemente dalla posizione della metal di interconnessione, specialmente se fatta in rame, rispetto all’ossido di isolamento laterale (Shallow Trench Isolation STI) e agli LDD spacers.
In conclusione, la sensibilità a ESD non è un fattore di ritardo per l’introduzione nel mercato delle tecnologie UTB SOI e FinFET. Invece, per quanto riguarda la tecnologia multi gate FinFET, gli effetti da microdose indotti da ioni pesanti rappresentano un serio problema, mentre non lo è per la tecnologia UTB SOI. Infine, gli effetti indotti da dose enhancement in MOSFET convenzionali submicrometrici devono essere attentamente monitorati quando sono usate facility a raggi X per eseguire test di dose totale
Ionizing Radiation Effects on Advanced CMOS Devices and on ESD Protection Structures for CMOS Technology
No full textElectrostatic Discharge Effects in Irradiated Fully Depleted SOI MOSFETs with Ultra-Thin Gate Oxide
No full textWe present new results on electrostatic discharges in fully depleted SOI MOSFETs struck by heavy ions. We investigate the sensitivity of irradiated MOSFETs to discharges applied both at the gate and drain terminals. A single heavy-ion strike is shown to reduce the ESD breakdown voltage and enhance the probability of generating source-drain filaments for gate ESD events, while leaving the sensitivity to drain events unchanged. Radiation-induced latent damage in the gate oxide and defects in the silicon body are pointed out as possible reasons for the modified response to electrostatic discharges after irradiation
A Statistical Approach to Microdose Induced Degradation in FinFET Devices
No full textWe study the variability of microdose effects induced
by heavy-ion strikes on FinFETs. We model the effects through a
statistical analysis, which considers the three-dimensional nature
of these devices and overlapping ion hits. The analysis carried out
in this work is based on a large amount of experimental data and
on the reliability distribution functions (Poisson area scaling, Log-
Normal distribution,Weibull distribution, etc.), commonly used to
estimate the time and charge to breakdown for accelerated lifetime
tests
Multi-gate devices for the 32-nm node and beyond: advantages and issues
No full textAn insight into the benefits and challenges of FinFET based multi-gate devices is presented. The roles of the device geometry and the
three-dimensional architecture are investigate
Microdose and Breakdown Effects Induced by Heavy Ions on sub 32-nm Triple-Gate SOI FETs
No full textWe studied the permanent effects of heavy-ion strikes
on decananometer triple-gate SOI devices.We highlighted the role
of the geometry and the three-dimensional architecture in the response
to heavy ions. Heavy-ion strikes in state-of-the-art Triple-
Gate FETs may have measurable permanent effects, due to microdose
in the buried oxide, breakdown of the gate oxide, or interface
state generation in the side oxide/body interface. This last effect is
particularly interesting since it is related to the verticality of multigate
transistors
An Insight into the Parasitic Capacitances of SOI and Bulk FinFET Devices
No full textWe present an insight into the parasitic capacitances of one of the most advanced silicon device available today: the FinFET. The performance of bulk FinFET gated diodes is evaluated and compared to SOI, highlighting the role of device geometry and three-dimensional architectur
Electrostatic Discharge Effects In Fully Depleted SOI MOSFETs with Ultra-Thin Gate Oxide and Different Strain-Inducing Techniques
No full textThe ESD sensitivity of 65-nm Fully Depleted SOI MOSFETs (with thin silicon body) used as output
buffer devices is studied. A detailed electrical investigation is carried out in order to classify the observed
failure modes and mechanisms. We propose a new failure criterion that allows us to univocally identify the
device failure. Finally, we analyze the impact of device geometry and strain engineering on the ESD sensitivity
ESD Sensitivity of 65nm Fully Depleted SOI MOSFETs with Different Strain-Inducing Techniques
No full textNew results on the ESD sensitivity of 65-nm Fully Depleted SOI MOSFETs are presented. The role of material
and structure in the response to ESD stresses was analyzed. The criterion to detect the failure condition was also
investigated
Microdose and Breakdown Effects Induced by Heavy Ions on sub 20-nm Triple-Gate SOI FETs
No full textIn this work, we studied the impact of heavy-ion strikes on triple-gate SOI FETs manufactured in a sub
20-nm technology, analyzing the role of the geometry and LET
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