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Design criteria for a discrete time chaos based CMOS true random number generator
Get PDFRandom number generators are a fundamental component in cryptographic applications
such as key generation and digital signatures. Software based solutions have proven effective
in some situations, nevertheless, the need for hardware integrated circuit (IC)
random number generators based on truly random physical phenomena has been recognized
by major information technology companies. Discrete time chaotic dynamical
systems exhibit properties such as extreme sensitivity to the initial conditions and noiselike
trajectories. These properties in combination with an initial condition set by thermal
noise produce a highly unpredictable output suitable for truly random number generation.
However, discrete time chaotic systems based IC true random number generators
are not without problems. Several design considerations have to be made in order to
maintain the properties of the chaotic dynamical system based circuit at the heart of the
true random number generator. In this work, design guidelines aimed at guaranteeing
the correct operation of a proposed discrete time chaotic circuit are obtained through
mathematical modeling. A true random number generation scheme based on the proposed
circuit is then introduced. Finally, the suitability of the scheme as a true random
number generator is validated with the NIST test suite 800-22
Síntesis automática de circuitos analógicos utilizando algoritmos evolutivos
Get PDFSe presenta una metodología de codificación binaria, la cual ha sido implementada
como un sistema automático para sintetizar circuitos analógicos,
tales como: seguidores de voltaje (VF), espejos de voltaje (VM), seguidores
de corriente (CF) y espejos de corriente (CM); estas cuatro celdas de ganancia
unitaria se combinan para realizar la síntesis de current conveyors (CC), CCinversos
(ICC) y amplificadores operacionales retroalimentados en corriente
(CFOA). El método de síntesis se programó utilizando algoritmos evolutivos
(EA), los cuales son técnicas de búsqueda basadas en los mecanismos de la
selección natural de Darwin y en la genética biológica de Mendel.
Se comparan algunas herramientas de síntesis con el método realizado en
este trabajo. Además se describe brevemente el EA, resaltando las operaciones
genéticas y los tres tipos de EAs: algoritmos genéticos (GA), estrategias
evolutivas (ES) y programación genética (GP). Las operaciones genéticas
aplicadas son selección, cruza, mutación y elitismo.
Para realizar los algoritmos evolutivos se utilizo MatLab. Se muestra el esquema
del algoritmo propuesto y como fue realizada la comprobación de
funcionamiento de éste. Se recurre a SPICE para evaluar el comportamiento
de las topologías obtenidas con tecnología de circuitos integrados CMOS.
De esta manera, el método selecciona sólo los circuitos más apropiados. El
parámetro de evaluación para la selección de los circuitos es calculado según
la respuesta de los circuitos en las simulaciones en SPICE.
Como resultado, la principal aportación de esta tesis es la propuesta del
nuevo método de codificación genética para circuitos analógicos y la síntesis
de nuevas topologías para el diseño de VFs, VMs, CFs, CMs. Finalmente
se muestra que la combinanción de estas celdas analógicas genera el código
genético de circuitos con más terminales, tales como los CCs, ICCs y CFOAs
Síntesis automática de bloques de ganancia unitaria utilizando algorithmos genéticos
Get PDFA new genetic representation method is introduced to synthesize unity-gain blocks such as: voltage followers (VF), current followers (CF), voltage mirrors (VM), and current mirrors (CM). The synthesis method was implemented using genetic algorithms (GAs), which are search techniques based in the mechanisms of natural selection and the biological genetics.
It is shown the guidelines to automatically realize the netlist of integrated circuits through a code called „chromosome‟, that is separated in four genes: gene of small signal (genSS), gene of synthesis of the MOSFET (genSMos), gene of bias (genBias), and gene of synthesis of current mirrors (genCM). The last one is used to synthesize the ideal current sources used in the biasing of the circuits by CMOS current mirrors. The genes grow according to the number of elements nullor used to model the behavior of the circuits.
The proposed synthesis method has been programmed in MatLab, and it uses T-SPICE to evaluate the behavior of the topologies in the transistor level of abstraction. In this way, the method selects the most appropriate circuits by elitism.
Finally, it is shown the application of the method to synthesize unity-gain circuit topologies. Also, the evolution of the unity-gain blocks is described to synthesize more complex circuits such as current conveyors.Se presenta un nuevo método de representación genética para sintetizar bloques de ganancia unitaria tales como: seguidores de voltaje (VF), seguidores de corriente (CF), espejos de voltaje (VM) y espejos de corriente (CM). El método de síntesis se realizó utilizando algoritmos genéticos (GAs), los cuales son técnicas de búsqueda basadas en los mecanismos de selección natural y en la genética biológica.
Se muestra la base para realizar automáticamente el netlist de circuitos integrados mediante un código llamado „cromosoma‟ que es dividido en cuatro genes: gen de pequeña señal (genSS), gen de síntesis del MOSFET (genSMos), gen de polarización (genBias) y gen de síntesis de espejos de corriente (genCM). Este último para sintetizar las fuentes de corriente ideales, utilizadas en la polarización de los circuitos por espejos de corriente CMOS. Los genes crecen según el número de elementos nullor usados para modelar el comportamiento de los circuitos.
El método de síntesis propuesto se ha programado en MatLab; y este utiliza T-SPICE para evaluar el comportamiento de las topologías en el nivel de abstracción de transistor. De esta manera, el método selecciona los circuitos más apropiados por elitismo.
Finalmente, se muestra la aplicación del método descrito para sintetizar topologías de circuitos de ganancia unitaria. Asimismo, se describe la evolución de los bloques de ganancia unitaria para sintetizar circuitos más complejos como los current conveyors
Variational analysis of analog integrated circuits based on symbolic analysis
Get PDFIt is well known that with the down-scaling of the integrated circuit (IC) technology,
nanometer circuit designs become more and more sensitive to process variations. It
is caused in part by matching requirements between transistors. Those variations are
produced by fluctuations at the moment of manufacturing and have been continuously
increasing in relative magnitude as IC technology continues to scale to 45nm and below.
That is why the integrated circuit designer must study these process variations in order
to obtain more and more reliable circuits. Analog circuit designers usually perform a
Monte-Carlo (MC) simulation to analyze the stochastic mismatch and to predict the
variational responses of their designs under faults. As MC analysis requires a large
number of repeated circuit simulations, its computational cost is very expensive. In
this Thesis, a new performance bound analysis of analog circuits considering process
variations are proposed. The new method applies a recently reported graph based analysis
approach to generate the symbolic transfer function of a linear(ized) analog circuit. As a
result of applying symbolic analysis, one can have a good understanding on the behavior of the analog IC with respect to its circuit elements, and for that same reason, repeated
simulations as in MC analysis aren't needed, because the analytical expression is helpful
in determining performance bounds. For instance, in this Thesis, the frequency response
bounds (maximum and minimum) are obtained by performing nonlinear constrained
optimization, where the magnitude of the transfer function is the objective function to
be optimized subject to some ranges of process variational parameters. As shown in
this Thesis, the response bounds given by the optimization method are very accurate.
Furthermore, experimental results on testing several analog ICs show that the proposed
method gives the correct bounds, as those provided by the Monte Carlo analysis, while
the time process is comparable to the Monte Carlo simulation.Es bien sabido que con el escalamiento de la tecnología de circuitos integrados (IC),
los circuitos de dimensiones nanométricas se vuelven más sensibles a las variaciones de
proceso, debidas en parte a los requerimientos de acople entre transistores. Estas variaciones
son producidas por fluctuaciones al momento de fabricarlos y se han incrementado
debido al continuo escalamiento de la tecnología por debajo de los 45nm. Es por eso
que los diseñadores de circuitos integrados deben estudiar estas variaciones de proceso
para obtener circuitos cada vez más confiables. Los diseñadores analógicos usualmente
realizan el análisis Monte-Carlo (MC) para analizar la disparidad estocástica y para
predecir las respuestas variacionales de sus diseños bajo fallas. Dado que el análisis MC
requiere un gran número de simulaciones repetidas, su costo computacional es alto. En
esta Tesis, un nuevo método de análisis variacional para circuitos analógicos considerando
variaciones de proceso es propuesto. Este nuevo método aplica un análisis basado en
grafos, reportado recientemente, para generar la función de transferencia simbólica de
un circuito analógico linealizado. Como resultado de aplicar análisis simbólico, se puede tener un buen entendimiento del funcionamiento de un IC analógico con respecto a sus
elementos de circuito, y por esa misma razón, no se requiere hacer simulaciones repetidas
como en el análisis MC, porque la expresión analítica es útil para obtener los bordes de
comportamiento. Por lo pronto, en esta Tesis, los límites de la respuesta en frecuencia
(máximo y mínimo) son obtenidos por medio de optimización con restricciones, en las
que la magnitud de la función de transferencia es la función objetivo a ser optimizada
sujeta a algunos rangos de los parámetros dados por las variaciones de proceso. Como se
muestra en esta Tesis, los límites obtenidos de este método son muy exactos. Además,
resultados experimentales para varios IC analógicos muestran que el método propuesto
calcula los límites correctos, como los obtenidos en el análisis MC, mientras que el tiempo
de ejecución es comparable a la simulación MC
Técnicas de sincronización de osciladores caóticos y su implementación electrónica
No full textSynchronizing chaotic oscillators has been a challenge to guarantee successful applications
in secure communications. In this manner, this Thesis compares three synchronization techniques using three chaotic oscillators based on piecewise-linear (PWL) functions and 19 chaotic oscillators proposed by Julien C. Sprott. In order to perform a secure transmission of an image, the synchronization techniques are analyzed measuring the error and synchronization time. This is simulated using three numerical methods, namely: Forward-Euler, Trapezoidal and fourth-order Runge-Kutta, which step sizes are estimated from the eigenvalues of the chaotic oscillators. From the chaotic time series, we proceed to evaluate the Lyapunov exponent and Kaplan-Yorke dimension to rank the unpredictability of the chaotic oscillators. Those chaotic oscillators with the high positive Lyapunov exponent values are chosen to be implemented into a field-programmable gate array (FPGA), and afterwards they are synchronized in a master- slave topology applying three techniques: the seminal technique introduced by Pecora-Carrol, Hamiltonian forms and observer approach, and open-plus-close-loop (OPCL). These techniques are compared with respect to the synchronization error and the number of iterations required to minimize the error, which is associated to an FPGA implementation with low latency. Finally, the synchronized system is used to design a chaotic secure system for image transmission. The results are validated by evaluating the correlation among the original image, the chaotic channel and the recovered image. The results show that both Hamiltonian forms and OPCL can recover the original image while its correlation with the chaotic channel is as low as ≤ 0:0050, demonstrating the usefulness of chaotic systems for the secure transmission of information.En esta Tesis se estudia la sincronización de sistemas con topología “maestro-esclavo” de diversos osciladores caóticos, algunos basados en funciones no lineales definidas a tramos (“PWL”, por las siglas en inglés de “Piecewise-Linear”) y otros en la multiplicación de variables de estado como los de la colección propuesta por Julien Sprott, con la finalidad de obtener la mejor técnica de sincronización y los parámetros que generen el menor error para realizar una transmisión de datos de forma segura a través del sistema caótico sincronizado.
Los sistemas de ecuaciones diferenciales ordinarias (EDOs) que describen tanto a los tres osciladores basados en funciones “PWL” (Serie de funciones saturadas, pendientes negativas del circuito de Chua y diente de sierra) como a los diecinueve casos de Sprott son resueltos con tres métodos de integración numérica: Forward-Euler, Trapezoidal y Runge-Kutta de orden 4, de los cuales se analiza la exactitud a partir de un tamaño de paso en común definido de acuerdo a los valores propios de cada sistema caótico. Al obtener las series de tiempo de todos los osciladores mencionados a partir de la simulación en MATLABᵀᴹ, se mide el exponente de Lyapunov y la dimensión Kaplan-Yorke de cada uno de ellos, estos parámetros ayudan a determinar los osciladores que cuentan con mayor nivel de impredecibilidad. A partir de los resultados, se escogen los mejores osciladores para realizar la implementación en “FPGA” (Arreglo de compuertas programables en el campo) de la sincronización de sistemas con topología “Maestro-Esclavo”. Para realizar la sincronización se aplican tres técnicas: Pecora-Carrol, aproximación Hamiltoniana y la de contribución de lazo abierto-cerrado (“Open-Plus-Closed-Loop”). Se presentan los diagramas de fase entre las variables de estado de los osciladores maestro y esclavo, se verifica el error para identificar la técnica de sincronización que requiere el menor número de iteraciones y con respecto a su implementación en “FPGA”, se identifica la más rápida o con menor latencia. Finalmente se realiza la transmisión de una imagen “RGB” a través de un sistema de comunicación segura basada en la sincronización de osciladores caóticos con topología “maestro-esclavo”
Graph-based symbolic, symbolic noise and sensitivity analysis of CMOS analog integrated circuits
Get PDFIncreasingly complex electronic devices are driving the chip circuit elements density
towards the limit of the physically possible. The Metal Oxide Semiconductor by it's
conveniently low cost of manufacture is the best option for the implementation of
most electronic circuits. It is a very mature technology in terms of implementation.
However, modeling of such devices is very complex and with more complete models
comes increasing computation cost at simulation time. Model complexity increases
as technology nodes decrease the minimum dimension. Many detrimental factors
which were considered of second importance are now becoming even more notorious.
For instance, the Integrated Circuit designer now has to deal with low rail-to-rail
voltages which make the use of some topologies impossible or has to deal with the
fact that the behavior of a MOS transistor (MOST) deviates significantly from the
hand equations (ie. quadratic model, variable depletion layer model) and interactions
between MOST elements become even more complex due to the increased importance
of secondary effects which play for and against each other. With the scaling down
of supply voltages, signals in an IC are becoming of comparable magnitude to noise.
Then there is the economic aspect which has to do with the design for manufacturing
in order to increase the profit margin and/or decrease the cost to the final consumer.
The designer has to somehow get an insight of said interactions in order to cope with them. Symbolic analysis, an area which sparked interest in the 1970's and
1980's lost its momentum due to the difficulty in implementing true problem solving
environments (PSE) [11]. In recent times however, the need to explore new paradigms
along with the increased computing power lead to the integration of behavioral and
numerical simulation in order to get the best of both worlds [5] [21].
The main contribution of this Thesis is the introduction of a graph-based technique
for the solution of a determinant where all or at least one of its elements is a
symbol. This technique is applied to compute symbolic transfer functions, symbolic
noise expressions and symbolic sensitivities of analog integrated circuits composed
of MOSFETs, whose behavior is modeled by using nullors. Several examples demonstrate
the usefulness of the proposed graph-based technique and it is compared with
the already known determinant decision diagram (DDD) method introduced one
decade ago.La creación de dispositivos electrónicos cada vez más complejos en tiempos recientes
ha hecho que la densidad de integración de elementos circuitales en un chip tienda
a alcanzar los límites de lo que es físicamente posible. Los dispositivos de Metal-Óxido-Semiconductor (MOS) por la conveniencia de su bajo costo de manufactura es
la mejor opción para la implementación de la mayoría de los circuitos electrónicos de
hoy en día ésta es una tecnología bastante madura en términos de implementación.
Sin embargo, modelar dichos dispositivos es una tarea sumamente compleja y con
modelos más completos viene un inherente aumento en el costo computacional al
momento de simular. La complejidad de los modelos aumenta conforme los nodos en
la tecnología MOS disminuyen las dimensiones mínimas. Muchos efectos negativos
que eran considerados de segundo orden se han vuelto más notorios.
Por ejemplo, el diseñador de circuitos integrados (IC por sus siglas en inglés)
ahora tiene que lidiar con voltajes de riel-a-riel tan bajos que hacen imposible el uso
de algunas topologías, o tiene que lidiar con el hecho de que el comportamiento de los
transistores MOS (MOST) difieren significativamente de las ecuaciones de "a mano"
(eg. modelo cuadrático, variable depletion layer) y las interacciones entre elementos
MOST se vuelven más complejas debido a que los efectos de segundo orden que
juegan a favor y en contra son ahora más significativos. Con el escalamiento hacia abajo de los voltajes de alimentación, las señales de interés en un IC son ahora de
magnitud comparable al ruido en el mismo. Encima de todo esto está el aspecto
económico que tiene que ver con el diseño para la manufactura en que se busca
aumentar el margen de ganancias y/o reducir el costo que el consumidor final tiene
que pagar.
El diseñador entonces tiene que comprender dichas interacciones de alguna manera
con tal de tomarlas en cuenta al momento de diseñar. El análisis simbólico,
un área que ganó interés durante las décadas de 1970 y 1980, perdió el momento
que obtuvo debido a la dificultad de implementar verdaderos Ambientes de solución
de problemas (PSE, Problem Solving Environments, por sus siglas en inglés) [11].
En tiempos recientes, la necesidad de explorar nuevos paradigmas junto con el aumento
y disponibilidad de poder de cómputo llevó a la integración de simuladores
comportamentales-numéricos con el objetivo de obtener lo mejor de ambos mundos
[5] [21]
Optimización de osciladores caóticos aplicando algoritmos evolutivos
Get PDFAl igual que muchos fenómenos en la naturaleza, la mayoría de los sistemas caóticos
se pueden describir y modelar por medio de circuitos electrónicos denominados
osciladores caóticos. Si bien el campo de investigación de los sistemas caóticos es relativamente joven, en los últimos años ha generado un gran interés y ha sido materia
importante de investigación gracias al gran desarrollo en materia de computo.
A partir de que se ha demostrado que el caos puede ser controlado y sincronizado,
esta clase de sistemas prometen tener un gran impacto en nuevas aplicaciones críticas
de tiempo-energía. Por lo tanto, es imprescindible realizar un estudio sobre el comportamiento
dinámico que exhiben estos sistemas, así como un estudio detallado sobre
los rangos de valores de sus parámetros para los cuales el comportamiento caótico
esta presente.
En esta tesis se presenta una metodología de síntesis para la implementación del
oscilador caótico basado en series de funciones saturadas, el cual es capaz de generar
múltiples enrollamientos al modificar e incrementar el número de puntos de quiebre de
la función desestabilizadora. El propósito de esta investigación es entender como este
sistema puede generar un comportamiento caótico, así como encontrar los parámetros
del sistema óptimos para la generación y control de dicho comportamiento; por lo
tanto nos enfocamos en el cálculo de los exponentes de Lyapunov debido a que es una
manera eficiente de determinar qué tan complejo e impredecible es el comportamiento
de los sistemas caóticos.
En este trabajo se muestra la aplicación de algoritmos evolutivos para la optimización del exponente positivo de Lyapunov en un oscilador caótico de tercer orden
que genera múltiples enrollamientos. El exponente de Lyapunov es calculado para los
casos de la generación de 2 a 9 enrollamientos, y se realiza mediante el barrido de los
coeficientes del sistema dinámico. Se muestra que el algoritmo evolutivo de evolución
diferencial es adecuado para la maximización del exponente positivo de Lyapunov ya que nos permite tener un espacio de búsqueda continuo y amplio de los coeficientes
del sistema, mismos que se pueden seleccionar de una manera refinada, por ejemplo
en pasos de 0.001
Design and applications of CMOS current conveyors
Get PDFA Current Conveyor (CC) is a minimum 3-terminals device which can perform many useful analog signal processing functions. The first generation CC was introduced in 1969, and more recently, it is a good alternative in Current-Mode design. Nowadays, the CCs can be classified as direct and inverted, and they are divided as first, second and third generation, where they can be positive-type, negative-type, multiple-output and/or current-controlled. In this Thesis it is highlighted that the CC can be easily designed by combining
the connection among di®erent Unity Gain Cells (UGCs) as basic building blocks. Furthermore, from the characteristic equation of each kind of CC, they can be implemented just by superimposing or by cascading UGCs such as voltage (VF) and current followers (CF), and voltage (VM) and current mirrors (CM). New Nullor equivalent representations for all CC topologies are introduced in this work, which are used to perform symbolic analysis of CC-based circuits by applying Nodal Analysis (NA). It is shown that the nullor is a very useful concept that helps the designer to easily analyze analog circuits. In this manner, by using this ideal concept, analytical equations (transfer functions) of CC-based circuits are calculated. The realization of the UGC-based CCs begins by designing each UGC at the transistor level of abstraction. Each UGC has been designed as a symmetrical
type circuit in order to allow superimposing or cascading connection to implement all kinds of CCs, both direct and inverted. Finally, some applications of the UGC-based CCs, like filtering, sinusoidal oscillator and inductance simulator, are presented to show their suitability and usefulness in the field of analog signal processing.El Current Conveyor (CC) es un dispositivo con un mínimo de tres terminales, el cual puede realizar diversas funciones de procesado analógico de señales. La primera generació de los CC fue presentada en 1969, y recientemente se ha visto como una buena alternativa en el dise~no de circuitos en modo corriente. Los CC pueden ser clasificados como directos o inversos, divididos en primera, segunda y tercera generación, los cuales están subdivididos en positivos, negativos, múltiples salidas y/o controlados por corriente. En el presente trabajo los CC son diseñados combinando diferentes celdas de
ganancia unitaria (UGCs) como bloques básicos de diseño. Tomando la ecuación característica de cada tipo de CC, estos pueden ser implementados superimponiendo estas UGCs, tales como los seguidores de voltaje (VF) y corriente (CF), y espejos de voltaje (VM) y corriente (CM). Se presentan nuevos equivalentes con nullor para todas las topologías de CC, los cuales son usados para realizar un análisis simbólico de circuitos basados en CC aplicando análisis nodal (NA). Se muestra que el nullor es un concepto muy útil que ayuda al diseñador a analizar fácilmente circuitos analógicos. De esta manera, utilizando este concepto ideal, se calculan las funciones de transferencia de varios circuitos basados en los CC. La realización de los CC basados en UGCs comienza dise~nando cada una de es- tas celdas a nivel transistor. Las UGCs fueron diseñadas como circuitos simétricos para poder superimponer cada una de estas celdas para implementar todos los tipos de CC, tanto directos como inversos. Finalmente, algunas aplicaciones de estos CC basados en UGCs son implementados, tales como filtros, osciladores sinusoidales o simuladores de inductancias para demostrar su utilidad en el campo del proceso analógico de señales
Symbolic modeling of analog circuits
Get PDFSymbolic analysis has been for some years a topic of interest in electronics, because it represents a way to have a better understanding on circuit behavior. Through this time, different approaches have been developed to obtain expressions that allow representing the circuit behavior and then try to improve its performance.
These approaches have been done for example, through graphs methods, flow charts or analytical methods, like MNA or pure nodal analysis, which is the chosen method to be used in this Thesis.
Nodal analysis utilized in this Thesis could not be employed without an important element in circuit analysis; it is the nullor, which can be employed to model different devices. But it is also useful for reducing the rank of matrices of the system being analyzed, by using the properties this element have.
In this Thesis, a method for obtaining symbolic expressions is explained, and it is shown how the nullor helps creating the nodal formulation which allows getting those expressions.
There is an open research in symbolic analysis due to the length of symbolic expressions and the necessity to reduce them in order they could be easier to be understood, this way, some simplification methods have been developed and presented in this Thesis, to show their usefulness to obtain shorter expressions.
Within these reduction methods, a method of reducing order is treated, it is known as asymptotic waveform evaluation, and allows the reduction of order in expressions, to have smaller expressions.
Symbolic analysis is also useful for calculating expressions that represent parameters like noise in amplifiers; this topic is also reviewed in this Thesis
Optimization of CMOS OTAs applying metaheuristics
Get PDFAnalog integrated circuits design has been a challenge, due to the large number of parameters, design variables and trade-offs among the electrical characteristics of each circuit. Therefore, different optimization techniques have been implemented for the design of ICs. One of the most used techniques is the application of metaheuristics for the sizing of ICs, since they provide a set of feasible solutions according to the parameter to be optimized. In this Thesis mono and multi-objective metaheuristics are applied for the sizing of Transconductance Operational Amplifiers (OTAs) with the aim of minimizing the silicon area and guaranteeing that the MOS transistors operate within a suitable direct current operating point (DCOP). In this Thesis are described population-based optimization algorithms and evolutionary algorithms, such as Particle Swarm Optimization (PSO), Many Optimization Liaisons (MOL) and Non-dominated Sorting Genetic Algorithm-II (NSGA-II) applied to the sizing of both the Miller and Recycled Folded Cascode OTAs, using UMC 180nm and onsemiconductor 500nm technologies, respectively. Moreover, the design and characterization of a Miller OTA is performed using the quadratic model. Subsequently, the procedure that was carried out to estimate the silicon area of each OTA and the conditions to ensure that MOS transistors operate within the strong inversion region is described. The behaviors and results of the PSO and MOL particles through the generations and the Pareto fronts corresponding to the NSGA-II algorithm are shown. Finally, according to the results obtained with the algorithms for the sizing of the OTAs, the layout and the post-layout simulations are carried out to verify that the optimized circuits are robust to process, voltage and temperature variations (PVT).El diseño de circuitos integrados (CIs) analógicos se ha convertido en un proceso complejo, debido al gran numero de parámetros, variables de diseño y compromisos entre las características eléctricas de cada circuito. Por lo tanto, se han implementado diferentes técnicas de optimización para el diseño de CIs, una de las más utilizadas actualmente es la aplicación de metaheuristicas para el dimensionamiento de CIs, ya que proporcionan un conjunto de soluciones factibles de acuerdo al parámetro a optimizar. En esta Tesis se aplican metaheuristicas mono y multi-objetivo para el dimensionamiento de Amplificadores Operacionales de Transconductacia (OTAs) con el objetivo de minimizar el área de silicio y garantizar que los transistores MOS operen dentro de un punto de operación de corriente directa (DCOP) adecuado. En esta Tesis se describen los algoritmos de optimización basados en poblaciones y en algoritmos evolutivos como Optimización de Enjambre de Partículas (PSO), Muchos Enlaces de Optimización (MOL) y Algoritmo Genético de Clasificación No dominado-II (NSGA-II) aplicados al dimensionamiento de los OTAs Miller y Recycled Folded Cascode, utilizando las tecnologías UMC de 180nm y onsemiconductor de 500nm, respectivamente. Además, se realiza el diseño y la caracterización de un OTA Miller utilizando las ecuaciones del modelo cuadrático. Posteriormente se describe el procedimiento que se llevó a cabo para estimar el área de silicio de cada OTA y las condiciones para garantizar que los transistores MOS operen dentro de la región de inversión fuerte. Se muestra el comportamiento y los resultados de las partículas de los algoritmos PSO y MOL a través de las generaciones, y los frentes de Pareto correspondientes al algoritmo NSGA-II. Finalmente, de acuerdo con los resultados obtenidos de los algoritmos para el dimensionamiento de los OTAs, el layout y las simulaciones post-layout se llevan a cabo para verificar que los circuitos optimizados sean robustos a variaciones de proceso, voltaje y temperatura (PVT)
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